專利名稱：一種基于sram的fpga的lut測試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種基于SRAM(靜態(tài)隨機(jī)存儲(chǔ))的FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)的LUT(Look Up Table，查找表)測試結(jié)構(gòu)，屬于LUT測試技術(shù)領(lǐng)域。
背景技術(shù)：
FPGA器件的可編程能力主要由其內(nèi)部的CLB(Configurable Logic Block，可配置邏輯塊)實(shí)現(xiàn)，而可配置邏輯塊內(nèi)用于實(shí)現(xiàn)邏輯功能的核心部件是基于RAM的函數(shù)發(fā)生器， 也就是通常所說的查找表(Look-up Table，LUT)。由于LUT是FPGA中最基本的邏輯部件， 故對(duì)它的測試顯得尤為重要。FPGA器件的可編程特性使在對(duì)其內(nèi)部邏輯資源進(jìn)行測試時(shí)，可以在其內(nèi)部針對(duì)不同被測邏輯構(gòu)建內(nèi)建自測試結(jié)構(gòu)(Built-in Self Test,BIST) 0利用BIST對(duì)FPGA器件進(jìn)行測試的另一個(gè)好處在于，內(nèi)建自測試的測試資源與FPGA內(nèi)部被測資源建立在相同的結(jié)構(gòu)基礎(chǔ)上，從而可以保證測試源與被測邏輯速度同步，從而實(shí)現(xiàn)高精度性能測試。另外，利用內(nèi)建自測試技術(shù)對(duì)芯片進(jìn)行測試有助于保護(hù)內(nèi)核的知識(shí)產(chǎn)權(quán)，因此該方法已得到廣泛應(yīng)用。BIST測試系統(tǒng)一般包括三個(gè)基本部分，即測試圖形生成器(Test Pattern Generation, TPG)、被測電路(Circuit Under Test, CUT)以及輸出響應(yīng)分析儀(Output Response Analysis, 0RA)。一種基于與或門陣列結(jié)構(gòu)的FPGA測試技術(shù)如圖1所示，它采用了 CLB混合故障的故障模型及MAJ樹(Tree of Majority (kites)測試編程結(jié)構(gòu)。每個(gè)MAJ單元3由CUT 1、與或控制器2及上一級(jí)MAJ單元3的輸出作為輸入，并輸出到下一級(jí)MAJ單元3，最終由 IOB 4(輸入輸出模塊)輸出。與或控制器2用來選擇其他兩個(gè)輸入之間的關(guān)系是“或”還是“與”。正常工作時(shí)該輸入直接扇出到下一個(gè)單元的或/與控制端。⑶T 1由一行LUT構(gòu)成，一般都被構(gòu)建為具有相同邏輯功能的電路，因此，在沒有故障的情況下，輸出端的輸出值始終一致；MAJ單元3由另一行LUT構(gòu)成，用于實(shí)現(xiàn)故障的傳遞，即用“或”(“與”)邏輯來傳遞可能存在的故障，從而實(shí)現(xiàn)多故障的傳遞。假設(shè)FPGA芯片為nXn的LUT 二維邏輯陣列，則詳細(xì)的MAJ樹結(jié)構(gòu)如圖2所示， 圖中MAJ單元3的⑶T 1輸入端從左到右依次用A1, A2,…，An表示，上一級(jí)MAJ單元3輸出端(即故障傳遞端)從左到右依次用B1, B2,…，8 表示，或/與控制2輸入端從左到右依次用S1A2，…，&表示，該級(jí)MAJ單元3輸出端從左到右依次用Y1, A，…，Yn表示。不存在故障時(shí)，所有CUT 1邏輯功能相同，故其輸出也應(yīng)完全一致，則A1 = A2 = k r·= An = A ；在故障傳遞過程中，所有MAJ單元3的或/與控制2輸入端應(yīng)取相同的邏輯值，即S1 = S2 = iV··= Sn= S ；為實(shí)現(xiàn)故障傳遞，則對(duì)任意第k個(gè)MAJ單元，其輸入輸出有如下關(guān)系
Yk =Sk(Ak+Bk) +SkAkBk 其中 l<k<n。該技術(shù)是把一行LUT作為整體并行測試并通過另外一行LUT來實(shí)現(xiàn)故障傳遞。但
3由于采用的是CUT混合故障模型，因此在A2和&處可能同時(shí)存在固定0或1故障，即A2 = & = 0或A2 = & = 1，此時(shí)A =化=Yp這就使得\實(shí)際輸出和所期望的結(jié)果始終一致， 導(dǎo)致A2和&端的故障不能夠被檢測。這種一個(gè)故障的存在使得另一個(gè)故障被屏蔽的現(xiàn)象被稱之為故障屏蔽現(xiàn)象。當(dāng)存在故障屏蔽現(xiàn)象時(shí)，一些故障將不能被檢測，從而導(dǎo)致測試覆蓋率降低。此外，用于實(shí)現(xiàn)故障傳遞的LUT需要另外進(jìn)行測試，使得測試的配置次數(shù)增加。 由于FPGA的測試時(shí)間幾乎完全取決于配置次數(shù)，因此，該技術(shù)的測試時(shí)間過長，不利于實(shí)際應(yīng)用。
發(fā)明內(nèi)容1、目的本實(shí)用新型的目的在于提供一種基于SRAM的FPGA的LUT測試結(jié)構(gòu)，它克服了現(xiàn)有技術(shù)的不足，能夠檢測并定位LUT中的單固定故障、錯(cuò)誤單元讀(寫)故障、無單元讀(寫)故障以及附加單元讀(寫)故障。2、技術(shù)方案1)本實(shí)用新型一種基于SRAM的FPGA的LUT測試結(jié)構(gòu)，它是一種內(nèi)建自測試 BIST (Build in Self-Test)結(jié)構(gòu)，即測試圖形生成器TPG和被測電路CUT等整個(gè)測試結(jié)構(gòu)都由FPGA內(nèi)部資源構(gòu)成。整個(gè)測試結(jié)構(gòu)將通過編寫測試配置程序配置FPGA實(shí)現(xiàn)。它由多條并行的測試鏈構(gòu)成，測試鏈由一級(jí)一級(jí)串聯(lián)在一起的局部鏈構(gòu)成，每一級(jí)局部鏈又由一個(gè)測試圖形生成器TPG和一個(gè)被測電路CUT組成。其間關(guān)系是每條測試鏈中，第一級(jí)局部鏈的時(shí)鐘信號(hào)由外部時(shí)鐘提供，下一級(jí)局部鏈的時(shí)鐘由上一級(jí)局部鏈輸出提供，由此將各級(jí)局部鏈串聯(lián)在一起直至最后一級(jí)輸出至輸入輸出端口 IOB輸出；局部鏈內(nèi)部，測試圖形生成器TPG產(chǎn)生地址信號(hào)，并傳輸給被測電路⑶T，被測電路⑶T讀取數(shù)據(jù)輸出至下一級(jí)局部鏈時(shí)鐘。測試鏈數(shù)不大于可用的輸入輸出端口 IOB數(shù)。設(shè)查找表LUT輸入數(shù)目為η。所述測試圖形生成器TPG是由η個(gè)查找表LUT和η個(gè)觸發(fā)器連接而成。其間關(guān)系是每個(gè)查找表LUT與一個(gè)觸發(fā)器串聯(lián)連接在一起，η個(gè)觸發(fā)器的輸出一方面反饋回每個(gè)查找表LUT作為地址輸入，另一方面也同時(shí)傳輸給被測電路⑶Τ。測試圖形生成器TPG能產(chǎn)生0至2η-1的地址信號(hào)，并通過對(duì)自身的查找表LUT配置數(shù)據(jù)的讀取進(jìn)行自檢測。測試圖形生成器TPG的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)。該查找表LUT和觸發(fā)器都是FPGA內(nèi)部資源。所述被測電路⑶T是由幾個(gè)具有相同配置的邏輯單元(Logic Element, LE)構(gòu)成，每個(gè)邏輯單元LE包括一個(gè)被測查找表LUT和一個(gè)用于鎖存數(shù)據(jù)的D觸發(fā)器。其間關(guān)系是測試圖形生成器TPG的輸出直接與第一個(gè)邏輯單元LE相連，并作為邏輯單元LE內(nèi)部查找表LUT的地址。其余的邏輯單元LE由上一個(gè)邏輯單元LE的輸出作為其內(nèi)部查找表LUT 輸入的最低有效位與測試圖形生成器TPG輸出的高n-1位共同構(gòu)成其內(nèi)部查找表LUT的地址。各邏輯單元LE的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)。該被測查找表LUT和D觸發(fā)器都是FPGA 內(nèi)部資源。2) 一種基于SRAM的FPGA的LUT測試方法，該方法具體步驟如下步驟一生成測試圖形生成器TPG中查找表LUT的配置圖形。令測試圖形生成器 TPG內(nèi)部η位查找表LUT的配置數(shù)據(jù)為TO (即測試圖形生成器TPG輸出)，各查找表LUT的輸入為Tl，則測試圖形生成器TPG內(nèi)部查找表LUT的配置圖形滿足TO = ΤΙ+1。
4[0015]步驟二 生成被測電路⑶T中查找表LUT的測試圖形。首先，將所有2"個(gè)存儲(chǔ)單元視為一個(gè)單一組，即組的數(shù)目~為1 ；其次，將每個(gè)組按組內(nèi)單元數(shù)均分為兩部分，第一部分所有單元置為0，第二部分所有單元置為1 ；再次，對(duì)步驟二的配置結(jié)構(gòu)取反，生成相應(yīng)的互補(bǔ)配置結(jié)構(gòu)；最后，使組數(shù)~ = 2ng，然后重復(fù)步驟二和步驟三，直至ng = 2n。這樣，測試一個(gè)η輸入查找表LUT所需的測試圖形數(shù)為2Χη，分別定義為C1至(^η。步驟三按照前述內(nèi)建自測試BIST結(jié)構(gòu)、測試圖形生成器TPG內(nèi)部查找表LUT的配置圖形及被測電路⑶τ中查找表LUT的測試圖形C1來配置FPGA。步驟四上電運(yùn)行FPGA，并從每條測試鏈終端的輸入輸出端口 IOB處讀取該測試鏈的輸出波形。如果所有的查找表LUT都沒有故障，則正常輸出應(yīng)為外部時(shí)鐘輸入的整數(shù)倍；如果一個(gè)局部鏈中存在故障，其故障反映在輸出波形損失一個(gè)上升或下降沿，并最終傳遞至測試鏈終端的輸入輸出端口 IOB處輸出，使得輸出波形異常。通過讀取異常波形可檢測并定位故障。步驟五將步驟三中的被測電路⑶T中查找表LUT的測試圖形C1分別改為C2至 C2n，然后重復(fù)步驟三和步驟四。將被測電路⑶T中查找表LUT的測試圖形C1至C2n都配置并測試完以后，本方法結(jié)束。3、優(yōu)點(diǎn)及功效本實(shí)用新型能夠在避免故障屏蔽現(xiàn)象的前提下，檢測查找表LUT 中的單固定故障、錯(cuò)誤單元讀(寫)故障、無單元讀(寫)故障以及附加單元讀(寫)故障， 并能進(jìn)行準(zhǔn)確的故障定位。此外本實(shí)用新型還降低了測試配置次數(shù)，縮短了測試時(shí)間。

圖1是MAJ樹型結(jié)構(gòu)并行測試陣列；圖2是MAJ樹型結(jié)構(gòu)示意圖；圖3是本實(shí)用新型的LUT測試結(jié)構(gòu)示意圖；圖4分別是TPG結(jié)構(gòu)示意圖；圖5是單故障異常輸出傳播示意圖；圖6是多故障異常輸出傳播示意圖；圖中符號(hào)說明如下1 被測電路⑶T ;2 與或控制器；3 MAJ單元；4輸入輸出端口 IOB ;5 局部鏈；6測試鏈；7測試圖形生成器TPG ;8查找表LUT ;9觸發(fā)器；10邏輯單元LE ；⑶T 被測電路；IOB輸入輸出端口；AND/OR與或控制器；MAJ MAJ單元；FPGA現(xiàn)場可編程門陣列；BIST內(nèi)建自測試；TPG測試圖形生成器；D D觸發(fā)器標(biāo)識(shí)符；Q D觸發(fā)器輸出端口 ；LE邏輯單元；Addr 地址輸入端口 ；AddrO至Addr3為地址輸出信號(hào)；OUTO至0UT3為查找表LUT輸出信號(hào)；elk及Clktl至Clkm為時(shí)鐘信號(hào)^至An*被測電路輸出辦至Bn為上一級(jí)MAJ單元輸出^至&為與或控制器輸出；Ttl初始時(shí)鐘周期J1至T4分別為第一至第四級(jí)局部鏈時(shí)鐘周期K1至C8及Ci為被測電路中查找表的配置圖形；i為變量名。
具體實(shí)施方式
如圖3所示，1)本實(shí)用新型一種基于SRAM的FPGA的LUT測試結(jié)構(gòu)，它是一種內(nèi)建自測試BIST (Build in Self-Test)結(jié)構(gòu)，即測試圖形生成器TPG 7和被測電路CUT 1等整個(gè)測試結(jié)構(gòu)都由FPGA內(nèi)部資源構(gòu)成。整個(gè)測試結(jié)構(gòu)將通過編寫測試配置程序配置FPGA實(shí)現(xiàn)。它由多條并行的測試鏈6構(gòu)成。測試鏈6由一級(jí)一級(jí)串聯(lián)在一起的局部鏈5構(gòu)成，每一級(jí)局部鏈5又由一個(gè)測試圖形生成器TPG 7和一個(gè)被測電路⑶T 1組成。每條測試鏈6中，第一級(jí)局部鏈5的時(shí)鐘信號(hào)由外部時(shí)鐘提供，下一級(jí)局部鏈5的時(shí)鐘由上一級(jí)局部鏈5輸出提供，由此將各級(jí)局部鏈5串聯(lián)在一起直至最后一級(jí)輸出至輸入輸出端口 IOB 4輸出；局部鏈5內(nèi)部，測試圖形生成器TPG 7產(chǎn)生地址信號(hào)，并傳輸給被測電路⑶T 1，被測電路⑶T 1
讀取數(shù)據(jù)輸出至下一級(jí)局部鏈5時(shí)鐘。測試鏈6數(shù)目不大于可用的輸入輸出端口 IOB 4數(shù)目。以四輸入查找表LUT 8為例。所述測試圖形生成器TPG 7 如圖4所示，由4個(gè)查找表LUT 8和4個(gè)觸發(fā)器9連接而成。每個(gè)查找表LUT 8與一個(gè)觸發(fā)器9串聯(lián)在一起，4個(gè)觸發(fā)器9的輸出一方面反饋回每個(gè)查找表LUT 8作為地址輸入，另一方面也同時(shí)傳輸給被測電路⑶T 1。測試圖形生成器 TPG 7能產(chǎn)生0至15的地址信號(hào)，并通過對(duì)自身的查找表LUT 8配置數(shù)據(jù)的讀取進(jìn)行自檢測。測試圖形生成器TPG 7的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)。所述被測電路CUT 1是由四個(gè)具有相同配置的邏輯單元LE 10 (Logic Element) 構(gòu)成，每個(gè)邏輯單元LE 10包括一個(gè)被測查找表LUT 8和一個(gè)用于鎖存數(shù)據(jù)的D觸發(fā)器9。 測試圖形生成器TPG 7的輸出直接與第一個(gè)邏輯單元LE 10相連，并作為邏輯單元LE 10 內(nèi)部查找表LUT 8的地址。其余的邏輯單元LE 10由上一個(gè)邏輯單元LE 10的輸出作為其內(nèi)部查找表LUT 8輸入的最低有效位與測試圖形生成器TPG 7輸出的高3位共同構(gòu)成其內(nèi)部查找表LUT 8的地址。各邏輯單元LE 10的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)。2) 一種基于SRAM的FPGA的LUT測試方法，該方法具體步驟如下步驟一生成測試圖形生成器TPG 7中查找表LUT 8的配置圖形。令測試圖形生成器TPG7內(nèi)部四位查找表LUT 8的配置數(shù)據(jù)為TO(即測試圖形生成器TPG 7輸出)，各查找表LUT 8的輸入為Tl，則測試圖形生成器TPG 7內(nèi)部查找表LUT 8的配置圖形滿足TO = TI+1，具體如下列表1所示。表1TPG內(nèi)部LUT配置圖形
輸入組合LUT3LUT2LUTlLUTO000000010001001000100011001101000100010101010110011001110111100010001001100110101010101110111100
權(quán)利要求1. 一種基于SRAM的FPGA的LUT測試結(jié)構(gòu)，其特征在于該測試結(jié)構(gòu)由復(fù)數(shù)條并行的測試鏈構(gòu)成，測試鏈由一級(jí)一級(jí)串聯(lián)在一起的局部鏈構(gòu)成，每一級(jí)局部鏈又由一個(gè)測試圖形生成器TPG和一個(gè)被測電路CUT組成；每條測試鏈中，第一級(jí)局部鏈的時(shí)鐘信號(hào)由外部時(shí)鐘提供，下一級(jí)局部鏈的時(shí)鐘由上一級(jí)局部鏈輸出提供，由此將各級(jí)局部鏈串聯(lián)在一起直至最后一級(jí)輸出至輸入輸出端口 IOB輸出；局部鏈內(nèi)部，測試圖形生成器TPG產(chǎn)生地址信號(hào)， 并傳輸給被測電路CUT，被測電路CUT讀取數(shù)據(jù)輸出至下一級(jí)局部鏈時(shí)鐘，測試鏈數(shù)不大于可用的輸入輸出端口 IOB數(shù)； 設(shè)查找表LUT輸入數(shù)目為n，所述測試圖形生成器TPG是由η個(gè)查找表LUT和η個(gè)觸發(fā)器連接而成；每個(gè)查找表 LUT與一個(gè)觸發(fā)器串聯(lián)連接在一起，η個(gè)觸發(fā)器的輸出一方面反饋回每個(gè)查找表LUT作為地址輸入，另一方面也同時(shí)傳輸給被測電路⑶T ；測試圖形生成器TPG能產(chǎn)生0至2η-1的地址信號(hào)，并通過對(duì)自身的查找表LUT配置數(shù)據(jù)的讀取進(jìn)行自檢測；測試圖形生成器TPG的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)，該查找表LUT和觸發(fā)器都是FPGA內(nèi)部資源；所述被測電路⑶T是由幾個(gè)具有相同配置的邏輯單元LE構(gòu)成，每個(gè)邏輯單元LE包括一個(gè)被測查找表LUT和一個(gè)用于鎖存數(shù)據(jù)的D觸發(fā)器；測試圖形生成器TPG的輸出直接與第一個(gè)邏輯單元LE相連，并作為邏輯單元LE內(nèi)部查找表LUT的地址；其余的邏輯單元LE 由上一個(gè)邏輯單元LE的輸出作為其內(nèi)部查找表LUT輸入的最低有效位與測試圖形生成器 TPG輸出的高η-1位共同構(gòu)成其內(nèi)部查找表LUT的地址；各邏輯單元LE的時(shí)鐘信號(hào)為同步時(shí)鐘信號(hào)；該被測查找表LUT和D觸發(fā)器都是FPGA內(nèi)部資源。
專利摘要一種基于SRAM的FPGA的LUT測試結(jié)構(gòu)，它由多條并行的測試鏈構(gòu)成，測試鏈由串聯(lián)在一起的局部鏈構(gòu)成，每一級(jí)局部鏈又由一個(gè)測試圖形生成器TPG和一個(gè)被測電路CUT組成。每條測試鏈中，第一級(jí)局部鏈的時(shí)鐘信號(hào)由外部時(shí)鐘提供，下一級(jí)局部鏈的時(shí)鐘由上一級(jí)局部鏈輸出提供，由此將各級(jí)局部鏈串聯(lián)在一起直至最后一級(jí)輸出至輸入輸出端口IOB輸出；本實(shí)用新型能夠在避免故障屏蔽現(xiàn)象的前提下，檢測LUT中的單固定故障、錯(cuò)誤單元讀(寫)故障、無單元讀(寫)故障以及附加單元讀(寫)故障，并能進(jìn)行準(zhǔn)確的故障定位。此外該實(shí)用新型還降低了測試配置次數(shù)，縮短了測試時(shí)間。它在LUT測試技術(shù)領(lǐng)域里具有較好的實(shí)用價(jià)值和廣闊的應(yīng)用前景。
文檔編號(hào)G01R31/3177GK202189123SQ201120190088
公開日2012年4月11日 申請日期2011年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者俞少華, 王香芬, 高成, 黃姣英 申請人:北京航空航天大學(xué)