專利名稱：一種信號(hào)時(shí)序的測(cè)試方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測(cè)試技術(shù)領(lǐng)域，尤其涉及一種信號(hào)時(shí)序的測(cè)試方法及裝置。
背景技術(shù)：
合適的信號(hào)時(shí)序是保證硬件正常工作的前提條件，如果信號(hào)時(shí)序不滿足器件要求，必定導(dǎo)致硬件工作異常，信號(hào)時(shí)序中建立時(shí)間和保持時(shí)間是信號(hào)時(shí)序測(cè)試的重要參數(shù)。 如圖9所示，對(duì)于使用時(shí)鐘上升沿采樣的器件來(lái)說(shuō)，從被測(cè)信號(hào)的有效電平起始點(diǎn)到時(shí)鐘信號(hào)上升沿之間的時(shí)間就是被測(cè)信號(hào)的建立時(shí)間；從時(shí)鐘信號(hào)的上升沿到被測(cè)信號(hào)有效電平截止點(diǎn)之間的時(shí)間就是保持時(shí)間。目前，信號(hào)時(shí)序的測(cè)試方法通常使用示波器的兩個(gè)通道同時(shí)測(cè)試被測(cè)信號(hào)和時(shí)鐘信號(hào)，測(cè)量被測(cè)信號(hào)與時(shí)鐘信號(hào)的相位差，進(jìn)而得到信號(hào)的建立時(shí)間和保持時(shí)間。但通過(guò)示波器測(cè)試工作量大，測(cè)試時(shí)間較長(zhǎng)，特別在一些特殊環(huán)境下例如高溫測(cè)試時(shí)，使用示波器手工測(cè)試信號(hào)時(shí)序非常困難且不準(zhǔn)確，從而導(dǎo)致硬件開發(fā)效率低以及信號(hào)時(shí)序測(cè)試無(wú)法進(jìn)行等問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例所述的一種信號(hào)時(shí)序測(cè)試方法及裝置，無(wú)需示波器，實(shí)現(xiàn)了信號(hào)時(shí)序的自動(dòng)測(cè)試，準(zhǔn)確度高，從而提供了信號(hào)時(shí)序測(cè)試的工作效率，降低了硬件開發(fā)成本。本發(fā)明實(shí)施例提供了一種信號(hào)時(shí)序的測(cè)試方法，包括若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制模塊控制輸出低電平；或者，若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)，控制模塊控制輸出低電平；當(dāng)控制模塊輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊輸出低電平時(shí)，停止對(duì)所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的N倍，N為正整數(shù)；統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。本發(fā)明實(shí)施例提供了一種信號(hào)時(shí)序的測(cè)試裝置，包括控制模塊，用于若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)， 控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制輸出低電平；或者，用于若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)，控制輸出低電平；使能模塊，用于當(dāng)控制模塊輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊輸出低電平時(shí)，停止所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的N倍，N為正整數(shù)；時(shí)序獲取模塊，用于統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。本發(fā)明實(shí)施例通過(guò)控制模塊、緩存模塊和時(shí)序獲取模塊實(shí)現(xiàn)了信號(hào)時(shí)序的自動(dòng)測(cè)試，準(zhǔn)確度高，從而提高了信號(hào)時(shí)序測(cè)試的工作效率，降低了硬件開發(fā)成本。


圖1為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試方法的流程示意圖；圖2為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置中控制模塊21的電路結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置中控制模塊21的又一電路結(jié)構(gòu)示意圖；圖5為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置中通過(guò)時(shí)鐘信號(hào)獲得緩存模塊22輸入信號(hào)的鎖相環(huán)倍頻電路結(jié)構(gòu)示意圖；圖6為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置中計(jì)數(shù)子模塊231的電路結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例提供的一種信號(hào)時(shí)序的測(cè)試裝置中計(jì)數(shù)子模塊231的鎖存電路和并串轉(zhuǎn)換電路結(jié)構(gòu)示意圖；圖8為本發(fā)明實(shí)施例提供的時(shí)鐘信號(hào)CLK、緩存模塊將輸入的信號(hào)Hclk、測(cè)試信號(hào) dataO、Q0^Q1, Q2 和 Q3 的波形圖；圖9為現(xiàn)有技術(shù)中當(dāng)采用上升沿采樣時(shí)信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間示意圖。
具體實(shí)施例方式本發(fā)明實(shí)施例提供了一種信號(hào)時(shí)序的測(cè)試方法，如圖1所示，包括11、若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制模塊控制輸出低電平；或者，若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)，控制模塊控制輸出低電平。12、當(dāng)控制模塊輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊輸出低電平時(shí)，停止對(duì)所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的N倍，N為正整數(shù)。具體地，預(yù)定信號(hào)是時(shí)鐘信號(hào)通過(guò)鎖相環(huán)倍頻電路獲得的。上述步驟11和12具體實(shí)現(xiàn)的操作為，當(dāng)對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣時(shí)，實(shí)現(xiàn)在待測(cè)試信號(hào)處于上升沿到時(shí)鐘信號(hào)處于上升沿期間使能模塊輸出預(yù)定信號(hào)；當(dāng)對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣時(shí)，實(shí)現(xiàn)在待測(cè)試信號(hào)處于上升沿到時(shí)鐘信號(hào)處于下降沿期間使能模塊輸出預(yù)定信號(hào)。13、統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。進(jìn)一步，若統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)為m，且所述時(shí)鐘信
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號(hào)的周期為1UI，則待測(cè)試信號(hào)的建立時(shí)間為，保持時(shí)間為(I-Tf)W。
本發(fā)明實(shí)施例提供了一種信號(hào)時(shí)序的測(cè)試裝置，如圖2所示，包括控制模塊21，用于若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制輸出低電平；或者，用于若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)，控制輸出低電平。進(jìn)一步，若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則控制模塊21如圖3所示，包括單穩(wěn)態(tài)觸發(fā)器和D觸發(fā)器，所述單穩(wěn)態(tài)觸發(fā)器的B端口輸入時(shí)鐘信號(hào)CLK，R和C端口輸入電源電壓VCC，A端口接地GND，。端口與D觸發(fā)器的CLR端口相連；所述測(cè)試信號(hào)從D觸發(fā)器的CI 端口輸入，D觸發(fā)器的D端口與SET端口輸入電源電壓，D觸發(fā)器的Q端口為所述控制模塊的輸出端。具體當(dāng)D觸發(fā)器的CLR端口為高電平時(shí)，D觸發(fā)器的Q端口輸出的是Cl端口輸入的待測(cè)試信號(hào)，而當(dāng)D觸發(fā)器的CLR端口為低電平(只有單穩(wěn)態(tài)觸發(fā)器的B端口輸入的時(shí)鐘信號(hào)出現(xiàn)上升沿，單穩(wěn)態(tài)觸發(fā)器的。端口才輸出低電平，即D觸發(fā)器的CLR端口為低電平)時(shí)，無(wú)論D觸發(fā)器的Cl端口輸入的待測(cè)試信號(hào)是高電平還是低電平，D觸發(fā)器的Q端口始終輸出低電平。因此只有當(dāng)D觸發(fā)器的Q端口輸出的是Cl端口輸入的待測(cè)試信號(hào)且該待測(cè)試信號(hào)為高電平時(shí)，D觸發(fā)器的Q端口才能輸出高電平。故只有在待測(cè)試信號(hào)出現(xiàn)上升沿到時(shí)鐘信號(hào)處于上升沿期間控制模塊的輸出端才會(huì)輸出高電平，從而實(shí)現(xiàn)對(duì)使能模塊22的觸發(fā)。若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則控制模塊21如圖4所示，包括反相器、單穩(wěn)態(tài)觸發(fā)器和D觸發(fā)器，反相器的輸入端與時(shí)鐘信號(hào)CLK相連，輸出端與單穩(wěn)態(tài)觸發(fā)器的B端口相連，R和C端口輸入電源電壓VCC，A端口接地GND，。端口與D觸發(fā)器的CLR端口相連；所述測(cè)試信號(hào)從D觸發(fā)器的CI端口輸入，D觸發(fā)器的D端口與SET端口輸入電源電壓，D觸發(fā)器的Q端口為所述控制模塊的輸出端。具體當(dāng)D觸發(fā)器的CLR端口為高電平時(shí)，D觸發(fā)器的Q端口輸出的是Cl端口輸入的待測(cè)試信號(hào)，而當(dāng)D觸發(fā)器的CLR端口為低電平(只有反相器輸入的時(shí)鐘信號(hào)處于下降沿，單穩(wěn)態(tài)觸發(fā)器的B端口輸入的信號(hào)出現(xiàn)上升沿，單穩(wěn)態(tài)觸發(fā)器的。端口才輸出低電平，即D觸發(fā)器的CLR端口為低電平)時(shí)，無(wú)論D觸發(fā)器的Cl 端口輸入的待測(cè)試信號(hào)是高電平還是低電平，D觸發(fā)器的Q端口始終輸出低電平。因此只有當(dāng)D觸發(fā)器的Q端口輸出的是Cl端口輸入的待測(cè)試信號(hào)且該待測(cè)試信號(hào)為高電平時(shí)，D 觸發(fā)器的Q端口才能輸出高電平。故只有在待測(cè)試信號(hào)出現(xiàn)上升沿到時(shí)鐘信號(hào)處于下降沿期間控制模塊的輸出端才會(huì)輸出高電平，從而實(shí)現(xiàn)對(duì)使能模塊22的觸發(fā)。使能模塊22，用于當(dāng)控制模塊21輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊21輸出低電平時(shí)，停止所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的 N倍，N為正整數(shù)。具體地，使能模塊22的使能端口與控制模塊21的輸出端口相連，當(dāng)控制模塊21 輸出高電平時(shí)，使能模塊22輸出預(yù)定信號(hào)，當(dāng)控制模塊21輸出低電平時(shí)，使能模塊22停止對(duì)預(yù)定信號(hào)的輸出，故控制模塊21輸出高電平時(shí)即為待測(cè)試信號(hào)時(shí)序中的建立時(shí)間段。使能模塊22中輸出的所述預(yù)定信號(hào)HCLK是時(shí)鐘信號(hào)通過(guò)鎖相環(huán)倍頻電路獲得的，具體鎖相環(huán)倍頻電路如圖5所示，時(shí)鐘信號(hào)CLK從鑒相器輸入通過(guò)低通濾波器后輸出一個(gè)電壓信號(hào)， 該電壓信號(hào)通過(guò)壓控振蕩器和1/N分頻器的控制下達(dá)到最終穩(wěn)定的狀態(tài)，即HCLK的頻率剛好是時(shí)鐘信號(hào)CLK頻率的N倍。時(shí)序獲取模塊23，用于統(tǒng)計(jì)使能模塊22連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。具體地，時(shí)序獲取模塊23包括計(jì)數(shù)子模塊231和運(yùn)算子模塊232，計(jì)數(shù)子模塊231，用于對(duì)使能模塊22連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)進(jìn)行統(tǒng)計(jì)。具體地，若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，計(jì)數(shù)子模塊231可以包括如圖6所示的 (n+1)個(gè)T觸發(fā)器并聯(lián)構(gòu)成的(n+1)位計(jì)數(shù)器，η為正整數(shù)，η的具體個(gè)數(shù)可以根據(jù)預(yù)先估計(jì)的上升沿的個(gè)數(shù)來(lái)確定。計(jì)數(shù)子模塊231用于當(dāng)使能模塊22輸出的預(yù)定信號(hào)處于上升沿時(shí)則并聯(lián)的(n+1)位計(jì)數(shù)器的輸出端^1Q1...化便會(huì)增加1。作為可選的，計(jì)數(shù)子模塊231還可
以包括如圖7所示的鎖存電路和并串轉(zhuǎn)換電路，其中A0、A1......An均為D觸發(fā)器，它們構(gòu)
成了數(shù)據(jù)鎖存電路，在時(shí)鐘信號(hào)出現(xiàn)上升沿時(shí)將并聯(lián)的(n+1)位計(jì)數(shù)器的輸出端^1Q1... I
鎖存下來(lái)，該時(shí)鐘信號(hào)與控制模塊中的時(shí)鐘信號(hào)同步；二選一選擇器BO、Bl......Bn、D觸
發(fā)器⑶、Cl......Cn以及D觸發(fā)器Dl和D2構(gòu)成并串轉(zhuǎn)換電路，具體在時(shí)鐘信號(hào)出現(xiàn)上升
沿時(shí)，D1的輸出使得BO、B1......輸出、Gl1…Qn，最終在時(shí)鐘信號(hào)線SCL的驅(qū)動(dòng)下Cn將
連續(xù)輸出( ) . . . Qn的串行數(shù)據(jù)SDA，該串行數(shù)據(jù)SDA即為預(yù)定信號(hào)的上升沿的個(gè)數(shù)。若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，原理相同，只是在時(shí)鐘信號(hào)出現(xiàn)下降沿時(shí)將并聯(lián)的(n+1)位計(jì)數(shù)器的輸出端WQ1...化鎖存下來(lái)，該時(shí)鐘信號(hào)也與控制模塊中的時(shí)鐘信號(hào)同步。所述運(yùn)算子模塊232，用于根據(jù)計(jì)數(shù)子模塊231統(tǒng)計(jì)的預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。進(jìn)一步，若計(jì)數(shù)子模塊231統(tǒng)計(jì)出使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)
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數(shù)為m，，且所述時(shí)鐘信號(hào)的周期為1UI，則待測(cè)試信號(hào)的建立時(shí)間為jf//，保持時(shí)間為
m
(I-^)UI。
N本發(fā)明實(shí)施例以N為10，η = 3，時(shí)鐘信號(hào)的周期為IUI為例，時(shí)鐘信號(hào)CLK、使能模塊輸出的預(yù)定信號(hào)Hclk、待測(cè)試信號(hào)dataiKQpQpA和仏的波形圖如圖8所示，由圖可知(^Q1A2和％最后記錄的預(yù)定信號(hào)上升沿的個(gè)數(shù)為0110即為6，故測(cè)試信號(hào)的建立時(shí)間
= 0.6UI ,保持時(shí)間為(1-0. 6)UI = 0. 4UI。本發(fā)明實(shí)施例當(dāng)對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣時(shí)，通過(guò)控制模塊控制在待測(cè)試信號(hào)出現(xiàn)上升沿到時(shí)鐘信號(hào)處于上升沿期間輸出高電平，或者，當(dāng)對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣時(shí)，通過(guò)控制模塊控制在待測(cè)試信號(hào)出現(xiàn)上升沿到時(shí)鐘信號(hào)處于下降沿期間輸出高電平；并在控制模塊輸出的高電平的使能驅(qū)動(dòng)下使能模塊輸出頻率為時(shí)鐘信號(hào)N倍的信號(hào)， 時(shí)序獲取模塊通過(guò)獲得該輸出的頻率為時(shí)鐘信號(hào)N倍的信號(hào)的上升沿的個(gè)數(shù)以及時(shí)鐘信號(hào)的周期確定測(cè)試信號(hào)的時(shí)序中的建立時(shí)間和保持時(shí)間，上述實(shí)施例可以實(shí)現(xiàn)時(shí)序的自動(dòng)測(cè)試且準(zhǔn)確度高，提高了信號(hào)時(shí)序測(cè)試的工作效率，降低了硬件開發(fā)成本。上述信號(hào)時(shí)序的測(cè)試裝置可以集成在芯片內(nèi)部，用于完成對(duì)信號(hào)時(shí)序的自動(dòng)測(cè)試，例如可以集成同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM中。值得注意的是，上述節(jié)點(diǎn)實(shí)施例中，所包括的各個(gè)模塊只是按照功能邏輯進(jìn)行劃
7分的，但并不局限于上述的劃分，只要能夠?qū)崿F(xiàn)相應(yīng)的功能即可；另外，各功能模塊的具體名稱也只是為了便于相互區(qū)分，并不用于限制本發(fā)明的保護(hù)范圍。另外，本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述各方法實(shí)施例中的全部或部分步驟是可以通過(guò)程序來(lái)指令相關(guān)的硬件完成，相應(yīng)的程序可以存儲(chǔ)于一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，上述提到的存儲(chǔ)介質(zhì)可以是只讀存儲(chǔ)器，磁盤或光盤等。以上所述，僅為本發(fā)明較佳的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此， 任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明實(shí)施例揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種信號(hào)時(shí)序的測(cè)試方法，其特征在于，包括若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制模塊控制輸出低電平；或者，若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制模塊控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)，控制模塊控制輸出低電平；當(dāng)控制模塊輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊輸出低電平時(shí)，停止對(duì)所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的N倍，N為正整數(shù)；統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。
2.根據(jù)權(quán)利要求1所述的測(cè)試方法，其特征在于，所述使能模塊輸出的預(yù)定信號(hào)是時(shí)鐘信號(hào)通過(guò)鎖相環(huán)倍頻電路獲得的。
3.根據(jù)權(quán)利要求1所述的測(cè)試方法，其特征在于，根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間具體包括若統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)為m，且所述時(shí)鐘信號(hào)的周期為 ，則待測(cè)試信號(hào)的建立時(shí)間為yf//，保持時(shí)間為(i-jX^。
4.一種信號(hào)時(shí)序的測(cè)試裝置，其特征在于，包括控制模塊，用于若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)，控制輸出低電平；或者，用于若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)，控制輸出高電平；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)， 控制輸出低電平；使能模塊，用于當(dāng)控制模塊輸出高電平時(shí)，使能模塊輸出預(yù)定信號(hào)；當(dāng)控制模塊輸出低電平時(shí)，停止所述預(yù)定信號(hào)的輸出；所述預(yù)定信號(hào)的頻率為所述時(shí)鐘信號(hào)的N倍，N為正整數(shù)；時(shí)序獲取模塊，用于統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的所述預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。
5.根據(jù)權(quán)利要求4所述的測(cè)試裝置，其特征在于，所述使能模塊輸出的預(yù)定信號(hào)是時(shí)鐘信號(hào)通過(guò)鎖相環(huán)倍頻電路獲得的。
6.根據(jù)權(quán)利要求4所述的測(cè)試裝置，其特征在于，若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則所述控制模塊包括單穩(wěn)態(tài)觸發(fā)器和D觸發(fā)器，所述單穩(wěn)態(tài)觸發(fā)器的B端口輸入時(shí)鐘信號(hào)，R 和C端口輸入電源電壓，A端口接地，。端口與D觸發(fā)器的CLR端口相連；所述測(cè)試信號(hào)從D 觸發(fā)器的CI端口輸入，D觸發(fā)器的D端口與SET端口輸入電源電壓，D觸發(fā)器的Q端口為所述控制模塊的輸出端；若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則所述控制模塊包括反相器、單穩(wěn)態(tài)觸發(fā)器和D觸發(fā)器，反相器的輸入端與時(shí)鐘信號(hào)CLK相連，輸出端與單穩(wěn)態(tài)觸發(fā)器的B端口相連，R和C端口輸入電源電壓VCC，A端口接地GND，&端口與D觸發(fā)器的CLR端口相連；所述測(cè)試信號(hào)從 D觸發(fā)器的CI端口輸入，D觸發(fā)器的D端口與SET端口輸入電源電壓，D觸發(fā)器的Q端口為所述控制模塊的輸出端。
7.根據(jù)權(quán)利要求4所述的測(cè)試裝置，其特征在于，所述時(shí)序獲取模塊包括計(jì)數(shù)子模塊和運(yùn)算子模塊，所述計(jì)數(shù)子模塊，用于對(duì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)進(jìn)行統(tǒng)計(jì)； 所述運(yùn)算子模塊，用于根據(jù)計(jì)數(shù)子模塊統(tǒng)計(jì)的預(yù)定信號(hào)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。
8.根據(jù)權(quán)利要求7所述的測(cè)試裝置，其特征在于，所述運(yùn)算子模塊，具體用于若計(jì)數(shù)子模塊統(tǒng)計(jì)出使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)為m，且所述時(shí)鐘信號(hào)的周期為 1UI，則待測(cè)試信號(hào)的建立時(shí)間為，保持時(shí)間為(I-Tf)W。
全文摘要
本發(fā)明實(shí)施例提供了一種信號(hào)時(shí)序的測(cè)試方法及裝置，涉及測(cè)試技術(shù)領(lǐng)域。本發(fā)明若對(duì)待測(cè)試信號(hào)進(jìn)行上升沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)控制模塊控制輸出高電平，使能模塊輸出預(yù)定信號(hào)；當(dāng)時(shí)鐘信號(hào)處于上升沿時(shí)控制模塊控制輸出低電平，使能模塊停止輸出；若對(duì)待測(cè)試信號(hào)進(jìn)行下降沿采樣，則當(dāng)待測(cè)試信號(hào)處于上升沿時(shí)控制模塊控制輸出高電平，使能模塊輸出預(yù)定信號(hào)；當(dāng)時(shí)鐘信號(hào)處于下降沿時(shí)控制模塊控制輸出低電平，使能模塊停止輸出。統(tǒng)計(jì)使能模塊連續(xù)輸出的預(yù)定信號(hào)的上升沿的個(gè)數(shù)，并根據(jù)統(tǒng)計(jì)的上升沿的個(gè)數(shù)確定待測(cè)試信號(hào)時(shí)序的建立時(shí)間和保持時(shí)間。實(shí)現(xiàn)了信號(hào)時(shí)序的自動(dòng)測(cè)試，準(zhǔn)確度高，提高了信號(hào)時(shí)序測(cè)試的工作效率，降低了硬件開發(fā)成本。
文檔編號(hào)G01R29/18GK102439465SQ201180001484
公開日2012年5月2日 申請(qǐng)日期2011年8月19日 優(yōu)先權(quán)日2011年8月19日
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