專利名稱：基于fpga的步進(jìn)頻率像拼接的實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字信號(hào)處理技術(shù)領(lǐng)域，具體涉及ー種基于FPGA的步進(jìn)頻率像拼接的實(shí)現(xiàn)方法，可用于在單片F(xiàn)PGA中實(shí)現(xiàn)雷達(dá)步進(jìn)頻率模式下的ー維高分辨距離像拼接。
背景技術(shù)：
増加雷達(dá)系統(tǒng)發(fā)射信號(hào)的帶寬可以提高雷達(dá)系統(tǒng)對(duì)于目標(biāo)的分辨能力，從而可以獲得更多的目標(biāo)信息，但是由于雷達(dá)發(fā)射機(jī)性能的限制，在工程上，發(fā)射大瞬時(shí)帶寬信號(hào)存在一定的困難。步進(jìn)頻率雷達(dá)信號(hào)是ー種重要的高分辨雷達(dá)信號(hào)。它通過發(fā)射ー串載頻均勻跳變的單頻相參脈沖，來合成大的信號(hào)帶寬并獲得高距離分辨率。經(jīng)過相參處理提取出回波中包含的目標(biāo)的頻率響應(yīng)特性，對(duì)它們進(jìn)行離散傅里葉變換就可以獲得目標(biāo)的高分辨距離維分布，其幅度就是通常所說的距離像。步進(jìn)頻率信號(hào)改善距離分辨率的原理，早在 60年代就已經(jīng)提出了，而隨著數(shù)字信號(hào)處理技術(shù)的發(fā)展，步進(jìn)頻率信號(hào)逐步應(yīng)用于雷達(dá)系統(tǒng)。這種信號(hào)以窄帶發(fā)射、接收、處理、合成相應(yīng)的帶寬信號(hào)所能達(dá)到的高距離分辨率，不僅降低了雷達(dá)發(fā)射機(jī)和接收機(jī)的實(shí)現(xiàn)難度和成本，還可以在較低的數(shù)據(jù)率下獲得高距離分辨率，因此近年來得到了廣泛的應(yīng)用。步進(jìn)頻率信號(hào)在一維成像處理和ニ維成像處理方面都有廣闊的應(yīng)用前景。目前，關(guān)于步進(jìn)頻率像拼接的工程實(shí)現(xiàn)主要是在FPGA+DSP的硬件平臺(tái)中開發(fā)完成的，其不足之處主要有以下兩點(diǎn)首先，在目前這種實(shí)現(xiàn)方法中，F(xiàn)PGA主要負(fù)責(zé)控制模塊，DSP主要負(fù)責(zé)運(yùn)算模塊， 相比于使用單片F(xiàn)PGA完成步進(jìn)頻率模式下的像拼接，信號(hào)處理機(jī)系統(tǒng)硬件結(jié)構(gòu)復(fù)雜，功耗大，處理時(shí)間較長(zhǎng)，同時(shí)無法滿足系統(tǒng)小型化，低功耗的要求，不易廣泛應(yīng)用其次，步進(jìn)頻率像拼接的工程實(shí)現(xiàn)需要完成更多的控制和邏輯操作任務(wù)，DSP基本是專用處理引擎，針對(duì)大量上述任務(wù)進(jìn)行重新配置，所有任務(wù)共享處理器內(nèi)核寄存器、內(nèi)部和外部存儲(chǔ)器、DMA(數(shù)據(jù)傳輸通道)引擎以及10(輸入輸出)外設(shè)等資源，一個(gè)任務(wù)很有可能和其他任務(wù)相互影響，這類影響一般出乎人們的意料，不容易察覺。而且，大部分DSP算法必須實(shí)時(shí)運(yùn)行，因此，意外的延時(shí)或者等待都會(huì)導(dǎo)致系統(tǒng)出現(xiàn)故障，不容易修改調(diào)試，程序可移植性不高，無法滿足信號(hào)處理機(jī)系統(tǒng)模塊化，高可靠性的設(shè)計(jì)要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)上述已有技術(shù)的不足，提出了一種基于FPGA的步進(jìn)頻率像拼接的實(shí)現(xiàn)方法，以降低功耗，提高系統(tǒng)可靠性，達(dá)到模塊化，小型化的設(shè)計(jì)要求。實(shí)現(xiàn)本發(fā)明目的的技術(shù)思路是在FPGA中按照邏輯劃分來分解任務(wù)，將步進(jìn)頻率模式下高分辨ー維距離像成像劃分為多個(gè)子任務(wù)，并同時(shí)在整體設(shè)計(jì)層面采用模塊化設(shè)計(jì)方案，其實(shí)現(xiàn)步驟包括如下(I)對(duì)存儲(chǔ)在FPGA存儲(chǔ)器中的采樣值數(shù)據(jù)在相同距離門內(nèi)按照脈沖順序進(jìn)行數(shù)據(jù)重排；
(2)在FPGA中調(diào)用FPGA生產(chǎn)商提供的傅里葉變換硬核，通過對(duì)硬核實(shí)例化，對(duì)重排后的數(shù)據(jù)進(jìn)行逆傅里葉變換IFFT處理，得到IFFT數(shù)據(jù)；(3)在FPGA中調(diào)用FPGA生產(chǎn)商提供的乘法器硬核和開平方硬核，對(duì)IFFT數(shù)據(jù)求模；(4)在FPGA中利用輸入時(shí)鐘信號(hào)、復(fù)位信號(hào)、信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、 步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率產(chǎn)生全局控制信號(hào)，該全局控制信號(hào)包括操作使能信號(hào)、模塊控制信號(hào)以及有效數(shù)據(jù)信號(hào)，其中模塊控制信號(hào)包括計(jì)數(shù)信號(hào)和標(biāo)志信號(hào)；(5)利用模塊控制信號(hào)和操作使能信號(hào)在IFFT求模結(jié)果中刪除無效區(qū)數(shù)據(jù)；(6)對(duì)模塊控制信號(hào)延遲ー個(gè)時(shí)鐘，得到延遲后的計(jì)數(shù)信號(hào)和延遲后的標(biāo)志信號(hào);(7)利用有效數(shù)據(jù)信號(hào)以及延遲后的計(jì)數(shù)信號(hào)和延遲后的標(biāo)志信號(hào)，對(duì)刪除無效區(qū)數(shù)據(jù)后的IFFT求模結(jié)果按距離順序重排，得到重排后的輸出數(shù)據(jù)和輸出使能；(8)利用步驟(7)中的輸出使能，在FPGA中產(chǎn)生局部控制信號(hào)，其中局部控制信號(hào)包括局部標(biāo)志信號(hào)和局部計(jì)數(shù)信號(hào)；(9)利用操作使能信號(hào)以及局部控制信號(hào)對(duì)步驟(7)中得到的重排后的數(shù)據(jù)結(jié)果，將第m個(gè)IFFT的結(jié)果的有效數(shù)據(jù)按照距離順序取出，放入FPGA存儲(chǔ)器中，并與存儲(chǔ)器中已經(jīng)存在的點(diǎn)跡提取數(shù)列進(jìn)行同距離比較，如果所取數(shù)據(jù)比存儲(chǔ)器中所存原有點(diǎn)跡數(shù)據(jù)大，則用所取數(shù)據(jù)替換掉存儲(chǔ)器中對(duì)應(yīng)原有數(shù)據(jù)，得到最終的點(diǎn)跡拼接結(jié)果，即基于FPGA 的步進(jìn)頻率像拼接結(jié)果，其中m表示第m個(gè)采樣點(diǎn)。本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)I)現(xiàn)有的使用FPGA+DSP硬件平臺(tái)完成對(duì)步進(jìn)頻率像拼接算法的工程實(shí)現(xiàn)方法， 處理時(shí)間較長(zhǎng)，硬件結(jié)構(gòu)復(fù)雜，無法滿足對(duì)信號(hào)處理機(jī)系統(tǒng)模塊化小型化，低功耗的要求， 而在本發(fā)明中，實(shí)現(xiàn)步進(jìn)頻率模式像拼接處理只需要單片F(xiàn)PGA就可以完成設(shè)計(jì)，可以滿足系統(tǒng)設(shè)計(jì)小型化，低功耗的要求。2)現(xiàn)有的使FPGA+DSP硬件平臺(tái)完成對(duì)步進(jìn)頻率像拼接算法的工程實(shí)現(xiàn)方法，在實(shí)現(xiàn)過程中，程序可移植性不高，無法滿足信號(hào)處理機(jī)系統(tǒng)模塊化設(shè)計(jì)要求，而在本發(fā)明中，首先在整體設(shè)計(jì)層面達(dá)到了模塊化的要求，即在相同步進(jìn)頻率模式不同參數(shù)的情況下， 只需對(duì)參數(shù)重新設(shè)置，不需要對(duì)程序進(jìn)行更改，程序可移植性強(qiáng)，可以大大提高開發(fā)速度， 縮短開發(fā)周期。3)現(xiàn)有的使FPGA+DSP硬件平臺(tái)完成對(duì)步進(jìn)頻率像拼接算法的工程實(shí)現(xiàn)方法，在實(shí)現(xiàn)過程中系統(tǒng)出現(xiàn)故障時(shí)，不易修改調(diào)試，本發(fā)明在內(nèi)部設(shè)計(jì)中按照邏輯劃分來分解任務(wù)，簡(jiǎn)化了各任務(wù)邏輯綜合結(jié)果的復(fù)雜性，避免了時(shí)序仿真中出現(xiàn)大量毛刺的可能，每ー邏輯分區(qū)以及總體設(shè)計(jì)都可以有獨(dú)立的測(cè)試平臺(tái)和仿真模型，在系統(tǒng)出現(xiàn)故障時(shí)易于修改調(diào)試，提高了系統(tǒng)的可靠性。


圖I是本發(fā)明的實(shí)現(xiàn)流程圖；圖2是本發(fā)明中基于FPGA的步進(jìn)頻率像拼接實(shí)現(xiàn)方法的設(shè)計(jì)原理圖；圖3是本發(fā)明中采用Matlab仿真對(duì)實(shí)測(cè)數(shù)據(jù)進(jìn)行步進(jìn)頻率像拼接的處理結(jié)果
圖4是本發(fā)明中采用基于FPGA的步進(jìn)頻率像拼接實(shí)現(xiàn)方法對(duì)實(shí)測(cè)數(shù)據(jù)進(jìn)行步進(jìn)頻率像拼接的結(jié)果圖；圖5是本發(fā)明中基于FPGA的步進(jìn)頻率像拼接實(shí)現(xiàn)方法占用的資源比圖。
具體實(shí)施例方式參照?qǐng)DI，本發(fā)明的實(shí)現(xiàn)步驟如下步驟I，對(duì)存儲(chǔ)在FPGA存儲(chǔ)器中的采樣值數(shù)據(jù)在相同距離門內(nèi)按照脈沖順序進(jìn)行數(shù)據(jù)重排?；夭ㄐ盘?hào)的采樣值是在各自脈沖內(nèi)按照距離單元順序排列的，在做逆傅里葉變換之前需要對(duì)這些采樣數(shù)據(jù)重新排列，使得重排后的結(jié)果在各采樣點(diǎn)內(nèi)按照脈沖順序排列。 具體步驟如下在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第一計(jì)數(shù)器I，計(jì)數(shù)器I每經(jīng)過一個(gè)時(shí)鐘的上升沿計(jì)數(shù)增加M次，其中M表示采樣點(diǎn)數(shù)；在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第二計(jì)數(shù)器II，計(jì)數(shù)器II每經(jīng)過N個(gè)時(shí)鐘上升沿計(jì)數(shù)一次，其中N是步進(jìn)頻率頻點(diǎn)數(shù)；在每ー個(gè)時(shí)鐘上升沿，取上述兩個(gè)計(jì)數(shù)器輸出結(jié)果的和作為從FPGA存儲(chǔ)器中讀取數(shù)據(jù)的地址，讀取出的數(shù)據(jù)則是在同距離門內(nèi)按照脈沖順序排列的數(shù)據(jù)。步驟2，在FPGA中調(diào)用FPGA生產(chǎn)商提供的的傅里葉變換硬核，通過對(duì)硬核實(shí)例化， 對(duì)重排后的數(shù)據(jù)進(jìn)行逆傅里葉變換IFFT處理，得到IFFT數(shù)據(jù)。步進(jìn)頻率信號(hào)發(fā)射的是ー串窄帶的相參脈沖，每個(gè)脈沖的載頻之間是均勻線性步進(jìn)的，經(jīng)過相參本振對(duì)目標(biāo)的回波信號(hào)進(jìn)行混頻、采樣，再對(duì)同距離門的采樣值做逆傅里葉變換，得到脈沖合成的結(jié)果。在FPGA中調(diào)用FPGA生產(chǎn)商提供的的傅里葉變換硬核，通過對(duì)硬核實(shí)例化，對(duì)重排后的數(shù)據(jù)每N點(diǎn)分別進(jìn)行逆傅里葉變換IFFT處理，得到IFFT數(shù)據(jù)，其中N為步進(jìn)頻率點(diǎn)數(shù)。步驟3，在FPGA中調(diào)用FPGA生產(chǎn)商提供的乘法器硬核和開平方硬核，對(duì)IFFT數(shù)據(jù)求模。求模公式為-.result = Jreal2 + imag2，在FPGA中調(diào)用FPGA生產(chǎn)商提供的乘法器硬核和開平方硬核進(jìn)行上述求模運(yùn)算，完成對(duì)IFFT數(shù)據(jù)求模，其中real代表輸入數(shù)據(jù)的實(shí)部，imag代表輸入數(shù)據(jù)的虛部，result代表對(duì)輸入復(fù)數(shù)數(shù)據(jù)的求模結(jié)果。步驟4，在FPGA中利用輸入時(shí)鐘信號(hào)、復(fù)位信號(hào)、信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率產(chǎn)生全局控制信號(hào)。步進(jìn)頻率像拼接的工程實(shí)現(xiàn)需要完成很多的控制和邏輯操作任務(wù)。在FPGA中完成步進(jìn)頻率像拼接，可以按照邏輯劃分來分解任務(wù)，這有助于定義好任務(wù)之間的接ロ，大大消除任務(wù)之間意外的相互影響，簡(jiǎn)化了各任務(wù)邏輯綜合結(jié)果的復(fù)雜性，避免了時(shí)序仿真中出現(xiàn)大量毛刺的可能，從而使得時(shí)序仿真中的每ー個(gè)結(jié)果均能在時(shí)鐘上升沿獲取到，提高系統(tǒng)的可靠性；在本發(fā)明中采用單獨(dú)設(shè)計(jì)全局控制信號(hào)的方法，從而使得像拼接過程中控制和邏輯操作任務(wù)相互分離，同時(shí)易于程序修改和調(diào)試，全局控制信號(hào)包括操作使能信號(hào)、模塊控制信號(hào)以及有效數(shù)據(jù)信號(hào)，其中模塊控制信號(hào)包括計(jì)數(shù)信號(hào)和標(biāo)志信號(hào)，具體產(chǎn)生步驟如下4a)在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第三計(jì)數(shù)器III，利用信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率計(jì)算出操作使能信號(hào)為高電平的位置，利用第三計(jì)數(shù)器III的輸出結(jié)果在上述位置將操作使能信號(hào)拉高，從而形成操作使能信號(hào)；4b)在操作使能有效的情況下調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第四計(jì)數(shù)器IV，從而實(shí)現(xiàn)M次I N的循環(huán)計(jì)數(shù)，作為計(jì)數(shù)信號(hào)，其中M為采樣點(diǎn)數(shù)，N為步進(jìn)頻率跳頻點(diǎn)數(shù)，其中操作使能有效，是指操作使能信號(hào)是幅值為I的高電平；4c)在操作使能有效的情況下把對(duì)M次采樣點(diǎn)數(shù)的計(jì)數(shù)作為標(biāo)志信號(hào)；4d)在操作使能有效的情況下利用信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率計(jì)算出IFFT求模數(shù)據(jù)有效區(qū)間的起始和結(jié)束位置信息，作為有效數(shù)據(jù)信號(hào)。步驟5，利用模塊控制信號(hào)和操作使能信號(hào)在IFFT求模結(jié)果中刪除無效區(qū)數(shù)據(jù)。在步進(jìn)頻率像拼接中，因?yàn)镮FFT細(xì)化后的距離范圍大于當(dāng)前回波所代表的距離范圍，所以IFFT求模結(jié)果中會(huì)有一定長(zhǎng)度的區(qū)域是無效區(qū)域，此時(shí)細(xì)化結(jié)果包含了全部目標(biāo)信息。這也是通常步進(jìn)頻率信號(hào)滿足的條件，但是，由于距離產(chǎn)生失配，目標(biāo)將會(huì)發(fā)生距離走動(dòng)，為了獲得真實(shí)距離，需要對(duì)步驟3中IFFT求模結(jié)果進(jìn)行去冗余，即刪除無效區(qū)數(shù)據(jù)。具體實(shí)現(xiàn)方法是利用模塊控制信號(hào)和操作使能信號(hào)在IFFT求模結(jié)果中刪除無效區(qū)數(shù)據(jù)，得到不包含無效區(qū)數(shù)據(jù)的IFFT求模結(jié)果。步驟6，對(duì)模塊控制信號(hào)延遲ー個(gè)時(shí)鐘，得到延遲后的計(jì)數(shù)信號(hào)和延遲后的標(biāo)志信號(hào)。在步驟5中輸出數(shù)據(jù)與模塊控制信號(hào)相比，會(huì)存在一個(gè)時(shí)鐘的固定延遲，為了保證在后續(xù)數(shù)據(jù)重排中保持輸入數(shù)據(jù)和控制信號(hào)的一致性，需要對(duì)步驟4中產(chǎn)生的模塊控制信號(hào)進(jìn)行ー個(gè)時(shí)鐘的延遲，得到延遲后的控制信號(hào)。步驟7，利用有效數(shù)據(jù)信號(hào)以及延遲后的計(jì)數(shù)信號(hào)和標(biāo)志信號(hào)，對(duì)刪除無效區(qū)數(shù)據(jù)后的IFFT求模結(jié)果按距離順序重排，得到重排后的輸出數(shù)據(jù)和輸出使能。在步進(jìn)頻率像拼接算法中，要得到真實(shí)的距離信息，就必須精確的按照一定順序從所有采樣點(diǎn)的IFFT結(jié)果中選取某些點(diǎn)組成完備的一維距離像，在本實(shí)例中，針對(duì)不包含無效區(qū)數(shù)據(jù)的IFFT結(jié)果，需要對(duì)數(shù)據(jù)進(jìn)行重排，重排結(jié)果按距離順序排列。具體實(shí)現(xiàn)方法是利用有效數(shù)據(jù)信號(hào)以及延遲后的計(jì)數(shù)信號(hào)和標(biāo)志信號(hào)，對(duì)刪除無效區(qū)數(shù)據(jù)后的IFFT求模結(jié)果按距離順序重排，得到重排后的輸出數(shù)據(jù)和輸出使能。步驟8，利用步驟(7)中的輸出使能，在FPGA中產(chǎn)生局部控制信號(hào)，其中局部控制信號(hào)包括局部標(biāo)志信號(hào)和局部計(jì)數(shù)信號(hào)。在輸出使能有效的情況下，利用第三計(jì)數(shù)器III實(shí)現(xiàn)M次I N的循環(huán)計(jì)數(shù)作為局部計(jì)數(shù)信號(hào)，其中M為采樣點(diǎn)數(shù)，N為步進(jìn)頻率跳頻點(diǎn)數(shù)，輸出使能有效是指輸出使能信號(hào)是幅值為I的高電平；在輸出使能有效的情況下把對(duì)M次采樣點(diǎn)數(shù)的計(jì)數(shù)作為局部標(biāo)志信號(hào)。
步驟9，利用操作使能信號(hào)以及局部控制信號(hào)對(duì)步驟(7)中得到的重排后的數(shù)據(jù)結(jié)果，將第m個(gè)IFFT的結(jié)果的有效數(shù)據(jù)按照距離順序取出，放入FPGA存儲(chǔ)器中，并與存儲(chǔ)器中已經(jīng)存在的點(diǎn)跡提取數(shù)列進(jìn)行同距離比較，如果所取數(shù)據(jù)比存儲(chǔ)器中所存原有點(diǎn)跡數(shù)據(jù)大，則用所取數(shù)據(jù)替換掉存儲(chǔ)器中對(duì)應(yīng)原有數(shù)據(jù)，得到最終的點(diǎn)跡拼接結(jié)果，即基于FPGA 的步進(jìn)頻率像拼接結(jié)果，其中m表示第m個(gè)采樣點(diǎn)。本發(fā)明的效果通過以下仿真試驗(yàn)進(jìn)ー步說明I.仿真條件選取建筑物作為實(shí)測(cè)目標(biāo)；設(shè)發(fā)射信號(hào)為步進(jìn)頻信號(hào)，信號(hào)脈沖寬度為0. 2us，重頻為16KHz，載頻為 34. 008GHz，步進(jìn)頻率間隔為4MHz，跳頻點(diǎn)數(shù)為64點(diǎn)，信號(hào)帶寬為256MHz，采樣頻率為 IOMHz ；設(shè)FPGA所選用的芯片為altera公司Stratix II系列的EP2S90F780I4芯片；2.仿真內(nèi)容仿真1，利用Matlab對(duì)實(shí)測(cè)回波采樣數(shù)據(jù)進(jìn)行步進(jìn)頻率像拼接處理，像拼接結(jié)果圖見圖3 ；仿真2，采用本發(fā)明對(duì)實(shí)測(cè)回波采樣數(shù)據(jù)進(jìn)行步進(jìn)頻率像拼接的處理，其中FPGA 整體設(shè)計(jì)原理圖見圖2，像拼接結(jié)果見圖4，本設(shè)計(jì)所占資源量見圖5。3.仿真分析首先，由圖2可以看出，本發(fā)明能夠?qū)崿F(xiàn)在單片F(xiàn)PGA中實(shí)現(xiàn)步進(jìn)頻率模式像拼接處理，提高了系統(tǒng)的可靠性，同時(shí)可以在整體設(shè)計(jì)中達(dá)到模塊化的設(shè)計(jì)要求，對(duì)于不同參數(shù)模式下的步進(jìn)頻率像拼接實(shí)現(xiàn)，只需改動(dòng)外部相應(yīng)參數(shù)即可，滿足系統(tǒng)模塊化設(shè)計(jì)要求。其次，從圖3和圖4的比較可以看出，采用本發(fā)明對(duì)實(shí)測(cè)數(shù)據(jù)的處理結(jié)果與采用 Mat I ab仿真處理的結(jié)果一致,表明本發(fā)明設(shè)計(jì)的正確性。最后，由圖5中可以看出本發(fā)明設(shè)計(jì)所占資源量可以滿足系統(tǒng)設(shè)計(jì)小型化，低功耗的要求。
權(quán)利要求
1.一種基于FPGA的步進(jìn)頻率像拼接的實(shí)現(xiàn)方法,包括如下步驟(1)對(duì)存儲(chǔ)在FPGA存儲(chǔ)器中的采樣值數(shù)據(jù)在相同距離門內(nèi)按照脈沖順序進(jìn)行數(shù)據(jù)重排；(2)在FPGA中調(diào)用FPGA生產(chǎn)商提供的的傅里葉變換硬核，通過對(duì)硬核實(shí)例化，對(duì)重排后的數(shù)據(jù)進(jìn)行逆傅里葉變換IFFT處理，得到IFFT數(shù)據(jù)；(3)在FPGA中調(diào)用FPGA生產(chǎn)商提供的乘法器硬核和開平方硬核，對(duì)IFFT數(shù)據(jù)求模；(4)在FPGA中利用輸入時(shí)鐘信號(hào)、復(fù)位信號(hào)、信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率產(chǎn)生全局控制信號(hào)，該全局控制信號(hào)包括操作使能信號(hào)、模塊控制信號(hào)以及有效數(shù)據(jù)信號(hào)，其中模塊控制信號(hào)包括計(jì)數(shù)信號(hào)和標(biāo)志信號(hào)；(5)利用模塊控制信號(hào)和操作使能信號(hào)在IFFT求模結(jié)果中，刪除無效區(qū)數(shù)據(jù)；(6)對(duì)模塊控制信號(hào)延遲ー個(gè)時(shí)鐘，得到延遲后的計(jì)數(shù)信號(hào)和延遲后的標(biāo)志信號(hào)；(7)利用有效數(shù)據(jù)信號(hào)以及延遲后的計(jì)數(shù)信號(hào)和延遲后的標(biāo)志信號(hào)，對(duì)刪除無效區(qū)數(shù)據(jù)后的IFFT求模結(jié)果按距離順序重排，得到重排后的輸出數(shù)據(jù)和輸出使能；(8)利用步驟(7)中的輸出使能，在FPGA中產(chǎn)生局部控制信號(hào)，其中局部控制信號(hào)包括局部標(biāo)志信號(hào)和局部計(jì)數(shù)信號(hào)；(9)利用操作使能信號(hào)以及局部控制信號(hào)對(duì)步驟(7)中得到的重排后的數(shù)據(jù)結(jié)果，將第m個(gè)IFFT的結(jié)果的有效數(shù)據(jù)按照距離順序取出，放入FPGA存儲(chǔ)器中，并與存儲(chǔ)器中已經(jīng)存在的點(diǎn)跡提取數(shù)列進(jìn)行同距離比較，如果所取數(shù)據(jù)比存儲(chǔ)器中所存原有點(diǎn)跡數(shù)據(jù)大，則用所取數(shù)據(jù)替換掉存儲(chǔ)器中對(duì)應(yīng)原有數(shù)據(jù)，得到最終的點(diǎn)跡拼接結(jié)果，即基于FPGA的步進(jìn)頻率像拼接結(jié)果，其中m表示第m個(gè)采樣點(diǎn)。
2.根據(jù)權(quán)利要求I所述的方法，其中，步驟(I)所述的對(duì)存儲(chǔ)在FPGA存儲(chǔ)器中的采樣值數(shù)據(jù)在相同距離門內(nèi)按照脈沖順序進(jìn)行數(shù)據(jù)重排，按如下步驟進(jìn)行Ia)在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第一計(jì)數(shù)器 I，計(jì)數(shù)器I每經(jīng)過一個(gè)時(shí)鐘的上升沿計(jì)數(shù)增加M次，其中M表示采樣點(diǎn)數(shù)；Ib)在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第二計(jì)數(shù)器 II，計(jì)數(shù)器II每經(jīng)過N個(gè)時(shí)鐘上升沿計(jì)數(shù)一次，其中N是步進(jìn)頻率頻點(diǎn)數(shù)；Ic)在每ー個(gè)時(shí)鐘上升沿，取上述兩個(gè)計(jì)數(shù)器的輸出結(jié)果的和作為從FPGA存儲(chǔ)器中讀取數(shù)據(jù)的地址，讀取出的數(shù)據(jù)則是在同距離門內(nèi)按照脈沖順序排列。
3.根據(jù)權(quán)利要求I所述的方法，其中，步驟⑷所述的在FPGA中利用輸入時(shí)鐘信號(hào)、復(fù)位信號(hào)、信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率產(chǎn)生全局控制信號(hào)，按如下步驟進(jìn)行4a)在FPGA中調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第三計(jì)數(shù)器III，利用信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率計(jì)算出操作使能信號(hào)為高電平的位置，利用計(jì)數(shù)器III的輸出結(jié)果在上述位置將操作使能信號(hào)拉高， 從而形成操作使能信號(hào)；4b)在操作使能有效的情況下調(diào)用FPGA生產(chǎn)商提供的計(jì)數(shù)器硬核，通過實(shí)例化的方法產(chǎn)生第四計(jì)數(shù)器IV，從而實(shí)現(xiàn)M次I N的循環(huán)計(jì)數(shù)，作為計(jì)數(shù)信號(hào)，其中M為采樣點(diǎn)數(shù)，N 為步進(jìn)頻率跳頻點(diǎn)數(shù)，其中操作使能有效，是指操作使能信號(hào)是幅值為I的高電平；4c)在操作使能有效的情況下把對(duì)M次采樣點(diǎn)數(shù)的計(jì)數(shù)作為標(biāo)志信號(hào)；4d)在操作使能有效的情況下利用信號(hào)脈沖寬度、重頻、步進(jìn)頻率間隔、步進(jìn)頻率跳頻點(diǎn)數(shù)和采樣頻率計(jì)算出IFFT求模數(shù)據(jù)有效區(qū)間的起始和結(jié)束位置信息，作為有效數(shù)據(jù)信號(hào)。
4.根據(jù)權(quán)利要求I所述的方法，其中，步驟(8)所述的利用步驟(7)中的輸出使能，在 FPGA中產(chǎn)生局部控制信號(hào)，按如下步驟進(jìn)行8a)在輸出使能有效的情況下，利用第三計(jì)數(shù)器III實(shí)現(xiàn)M次I N的循環(huán)計(jì)數(shù)作為局部計(jì)數(shù)信號(hào)，其中M為采樣點(diǎn)數(shù)，N為步進(jìn)頻率跳頻點(diǎn)數(shù)，輸出使能有效是指輸出使能信號(hào)是幅值為I的聞電平；Sb)在輸出使能有效的情況下將對(duì)M次采樣點(diǎn)數(shù)的計(jì)數(shù)作為局部標(biāo)志信號(hào)。
全文摘要
本發(fā)明公開了一種基于FPGA的步進(jìn)頻率像拼接實(shí)現(xiàn)方法，主要解決現(xiàn)有技術(shù)硬件結(jié)構(gòu)復(fù)雜，功耗高，程序可移植性低的問題，其實(shí)現(xiàn)過程是1)對(duì)采樣數(shù)據(jù)按脈沖順序重排，再對(duì)數(shù)據(jù)進(jìn)行IFFT處理并求模；2)產(chǎn)生操作使能信號(hào)，模塊控制信號(hào)，數(shù)據(jù)有效信號(hào)和延遲后的模塊控制信號(hào)；3)刪除求模結(jié)果中的無效區(qū)數(shù)據(jù)，利用數(shù)據(jù)有效信號(hào)和延遲后的模塊控制信號(hào)對(duì)修改后的求模結(jié)果按距離順序重排；4)產(chǎn)生局部控制信號(hào)并利用局部控制信號(hào)和操作使能信號(hào)提取出重排數(shù)據(jù)，放入FPGA存儲(chǔ)器，與存儲(chǔ)器已有點(diǎn)跡數(shù)據(jù)比較，得到最終點(diǎn)跡拼接結(jié)果。本發(fā)明可用于在FPGA中步進(jìn)頻率模式下的像拼接，使信號(hào)處理機(jī)達(dá)到小型化，低功耗和模塊化的設(shè)計(jì)要求。
文檔編號(hào)G01S13/89GK102608600SQ20121010127
公開日2012年7月25日 申請(qǐng)日期2012年4月9日 優(yōu)先權(quán)日2012年4月9日
發(fā)明者劉崢, 張倫, 曹運(yùn)合, 樊友友, 謝榮, 陳天 申請(qǐng)人:西安電子科技大學(xué)