專利名稱：基于dsp環(huán)形緩沖區(qū)的比例光子相關(guān)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光子相關(guān)光譜法粒度測量技術(shù)領(lǐng)域，具體涉及一種光子相關(guān)器。
背景技術(shù)：
在亞微米和納米顆粒的懸浮液中，顆粒由于受到周圍正在進(jìn)行布朗運(yùn)動的液體分子的不斷撞擊，處于不停的運(yùn)動之中，顆粒越小，運(yùn)動越劇烈。這種運(yùn)動使得顆粒散射光的頻率相對于入射光產(chǎn)生多普勒頻移，表現(xiàn)為在一定的散射角下，散射光強(qiáng)隨時間不斷地漲落，這是由各個顆粒發(fā)出的散射光場的相干疊加而造成的，這種散射光的動態(tài)波動情況稱為動態(tài)光散射，光子相關(guān)光譜顆粒測量方法就是通過研究這種波動現(xiàn)象來獲取顆粒的粒徑及其分布信息的。光子相關(guān)光譜法納米顆粒粒度測量裝置如圖I所示，測量裝置由入射光路和測量光路組成。入射光路由激光器11、衰減片12和聚焦透鏡13組成，激光器11發(fā)出的入射光穿過衰減片12，經(jīng)過聚焦透鏡13后，照射到樣品池14的顆粒樣品上。測量光路主要由小孔15、光電倍增管16和光子相關(guān)器17構(gòu)成，受照射的顆粒產(chǎn)生散射光，散射光經(jīng)過小孔15進(jìn)入光電倍增管16。小孔15的作用是保證接收的散射光來自相干區(qū)，同時去除周圍的雜散光。散射光由光電倍增管16接收，經(jīng)后續(xù)電路的信號放大和幅度甄別，成為等幅脈沖信號。這些脈沖信號被送入光子相關(guān)器17，在光子相關(guān)器17中完成計數(shù)和乘累加操作，得到自相關(guān)函數(shù)。最后利用粒度分布反演算法，由計算機(jī)18計算出顆粒的粒徑及其分布。在光子相關(guān)光譜顆粒測量實驗中，光子相關(guān)器17需要足夠大的動態(tài)范圍，才能使自相關(guān)函數(shù)衰減到基線，獲得穩(wěn)定的測量結(jié)果。動態(tài)范圍定義為其中，T為第一個通道的延遲時間，^為最后一個通道的延遲時間。對于線性相關(guān)器，通道間的延遲時間以線性規(guī)律增加，那么第k個線性通道的延遲時間為T k = k T，每個k值對應(yīng)一個線性相關(guān)通道。線性相關(guān)器的動態(tài)范圍與通道數(shù)相等，當(dāng)需要的動態(tài)范圍較大時，就會需要相同數(shù)量的相關(guān)通道，這在硬件設(shè)計上難以實現(xiàn)。若要以有限的相關(guān)通道達(dá)到所需的大動態(tài)范圍，則必然要降低采樣頻率，加長采樣時間，致使時間分辨率大大下降。光強(qiáng)自相關(guān)函數(shù)是一條按指數(shù)規(guī)律衰減的曲線，不同的延遲時間，對相關(guān)曲線有不同的時間分辨率要求，即在相關(guān)器起始的幾個通道間需要較短的延遲時間，以保持足夠的時間分辨率，而當(dāng)曲線衰減到基線后，通道間延遲時間要盡可能延長，以保證相關(guān)器足夠的動態(tài)范圍。線性相關(guān)器將相關(guān)通道延遲時間平均分配，相關(guān)曲線變化緩慢部分造成通道資源浪費(fèi)，相關(guān)曲線快速衰減部分受通道數(shù)量的限制，時間分辨率不高。因此，可以采用比例相關(guān)器，比例相關(guān)器改變了通道間延遲時間按線性遞增的規(guī)律，使之按照比例關(guān)系Tk =T -RH遞增，式中，R為相鄰?fù)ǖ姥舆t時間的比例，在相關(guān)函數(shù)的起始段按照線性規(guī)律增長，隨著相關(guān)通道序號的加大，通道間的延遲時間按一定的比例增長，用有限的相關(guān)通道達(dá)到了較大的動態(tài)范圍，同時在相關(guān)曲線的起始段保持著較高的時間分辨率。但由于無法事先確定比例相關(guān)器的通道延遲時間，使得光子計數(shù)值延遲單元的設(shè)計成為難題，阻礙了比例光子相關(guān)器的實現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，解決以上技術(shù)問題。本發(fā)明所解決的技術(shù)問題可以采用以下技術(shù)方案來實現(xiàn)基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于，包括一 FPGA芯片電路、一DSP芯片電路、一計算機(jī)，所述DSP芯片電路分別連接所述FPGA芯片電路、所述計算機(jī)；所述FPGA芯片電路包括一米樣時間設(shè)置模塊、一復(fù)位模塊、一光子計數(shù)模塊；所述DSP芯片電路包括一相關(guān)通道延遲時間計算模塊、一環(huán)形緩沖區(qū)、一相關(guān)運(yùn) 算模塊；所述FPGA芯片電路產(chǎn)生采樣時鐘信號，并對光子脈沖進(jìn)行計數(shù)；所述DSP芯片電路通過所述環(huán)形緩沖區(qū)實現(xiàn)移位寄存器的功能，根據(jù)相鄰?fù)ǖ姥舆t時間的比例R，設(shè)置每一個通道的延時時間，并通過所述相關(guān)運(yùn)算模塊，實現(xiàn)相關(guān)函數(shù)的運(yùn)算，并將相關(guān)函數(shù)傳送給所述計算機(jī)，所述計算機(jī)通過反演算法獲得顆粒的粒度分布。本發(fā)明的采樣時間模塊設(shè)置采樣間隔，光子計數(shù)模塊實現(xiàn)對光電倍增管等幅光子脈沖信號的計數(shù)，并將計數(shù)值傳輸給相關(guān)運(yùn)算模塊，相關(guān)運(yùn)算模塊對光子計數(shù)值進(jìn)行乘累加運(yùn)算，得到每個通道的相關(guān)函數(shù)值，然后將結(jié)果發(fā)送給計算機(jī)，利用反演算法計算出顆粒粒度及其分布。本發(fā)明基于DSP和FPGA芯片電路，利用DSP芯片電路內(nèi)環(huán)形緩沖區(qū)實現(xiàn)比例通道相關(guān)運(yùn)算，使用較少的通道實現(xiàn)較大的動態(tài)范圍，完全滿足納米及亞微米顆粒粒度測量的需求，降低了光子相關(guān)器的成本。所述采樣時間設(shè)置模塊包括譯碼器、觸發(fā)器、計數(shù)器和比較器；所述采樣時間設(shè)置模塊通過對系統(tǒng)時鐘分頻得到采樣時鐘信號采樣時鐘頻率等于輸入的系統(tǒng)時鐘頻率除以分頻系數(shù)，所述計算機(jī)根據(jù)用戶的設(shè)置計算出分頻系數(shù)，并發(fā)送給DSP芯片電路，DSP芯片電路再將分頻系數(shù)寫入FPGA芯片電路內(nèi)部的采樣時間設(shè)置模塊，通過計數(shù)器對系統(tǒng)時鐘進(jìn)行計數(shù)，并與分頻系數(shù)進(jìn)行比較，實現(xiàn)對系統(tǒng)時鐘的分頻，即可得到預(yù)期的采樣時鐘信號。所述復(fù)位模塊包括譯碼器和觸發(fā)器，所述復(fù)位模塊用于產(chǎn)生系統(tǒng)復(fù)位信號，當(dāng)復(fù)位信號為高電平時，清空所述光子計數(shù)模塊的計數(shù)值；當(dāng)復(fù)位信號為低電平時，所述光子計數(shù)模塊對光子脈沖進(jìn)行計數(shù)。所述光子計數(shù)模塊包括兩個計數(shù)器、兩個鎖存器和多路數(shù)據(jù)選擇器；在采樣時鐘信號的驅(qū)動下，兩個所述計數(shù)器交替運(yùn)行，實現(xiàn)對光子脈沖的無縫計數(shù)并將計數(shù)結(jié)果輸出給所述DSP芯片電路。所述DSP芯片電路中的所述相關(guān)通道延遲時間計算模塊是利用光子相關(guān)器的動態(tài)范圍和通道數(shù)，計算相鄰?fù)ǖ姥舆t時間的比例R，然后依據(jù)Tk= T .RH計算出每個通道的延遲時間，T為第I通道的延遲時間。所述DSP芯片電路中的所述環(huán)形緩沖區(qū)實現(xiàn)了移位寄存器的功能，所述DSP芯片電路讀取所述光子計數(shù)模塊輸出的光子計數(shù)值后，存入所述環(huán)形緩沖區(qū)，環(huán)形緩沖區(qū)的容量為L，從環(huán)形緩沖區(qū)的起始單元存入第0個光子計數(shù)值n (0)，后續(xù)計數(shù)值依次存入環(huán)形緩沖區(qū)的后續(xù)單元，當(dāng)計數(shù)值增加到n (L-I)時，環(huán)形緩沖區(qū)存滿，下一個計數(shù)值n (L)存入存儲n(0)的起始單元，將計數(shù)值n (O)覆蓋掉，以此類推，實現(xiàn)循環(huán)。所述DSP芯片電路內(nèi)的所述相關(guān)運(yùn)算模塊，按照所述相關(guān)通道延遲時間計算模塊預(yù)先計算的通道延遲時間，提取所述環(huán)形緩沖區(qū)內(nèi)相應(yīng)單元存儲的光子計數(shù)值，利用硬件乘法器，與新計數(shù)值進(jìn)行乘法運(yùn)算，再進(jìn)行累加， 得到每個通道的相關(guān)函數(shù)值，并將結(jié)果轉(zhuǎn)換成32位浮點(diǎn)格式數(shù)，通過USB接口傳輸給所述計算機(jī)，所述計算機(jī)通過反演算法，得到顆粒的粒度分布。所述相關(guān)運(yùn)算模塊是光子相關(guān)器的核心，它實現(xiàn)的功能是對光子計數(shù)模塊輸出的光子計數(shù)值進(jìn)行實時自相關(guān)運(yùn)算。前k個通道自相關(guān)運(yùn)算的基本原理如下第一通道G( T ) =Hon^n1Ii2+* ；第二通道G(2 T ) = +]^ +…+nN_2nN ；第三通道G(3T ) = +]^ +... +nN_3nN ；第四通道G(4T )= +]^ +…+nN_4nN ；
N-k第k 通道G(Jif) = V U1H ,
1-0本發(fā)明各通道自相關(guān)運(yùn)算依據(jù)上述基本原理實現(xiàn)。光子相關(guān)器的基本工作原理如下在光子相關(guān)光譜法納米顆粒粒度測量裝置中通常還包括光電倍增管、放大電路、甄別電路，首先所述光電倍增管將接收到的散射光信號轉(zhuǎn)換為等幅光子脈沖信號，然后利用所述放大電路進(jìn)行放大，再通過甄別電路甄別后送入所述光子計數(shù)模塊的計數(shù)器，所述計數(shù)器對采樣時間內(nèi)的光子脈沖進(jìn)行計數(shù)，然后送入移位寄存器。本發(fā)明中的環(huán)形緩沖區(qū)作為移位寄存器。每一次采樣完成后，在采樣時鐘信號的控制下，計數(shù)器將計數(shù)結(jié)果送入移位寄存器的第一級，下一個采樣時鐘的上升沿到來時，移位寄存器第一級原來的內(nèi)容被移入到第二級，第二級原來的內(nèi)容被移入到第三級，以此類推。移位寄存器的內(nèi)容在采樣時鐘的控制下依次順序右移，形成了不同延遲時間的計數(shù)值，每一級移位寄存器相當(dāng)于相關(guān)器的一個線性通道。采樣期間，當(dāng)前計數(shù)值Iii與第k通道計數(shù)值ni+k進(jìn)行相乘，然后將相乘結(jié)果送入第k通道的存儲器進(jìn)行累加，得到的累加值即為自相關(guān)函數(shù)值G (k T )。有益效果本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)I)本發(fā)明的相關(guān)運(yùn)算模塊采用環(huán)形緩沖區(qū)實現(xiàn)了移位寄存器的功能，可以靈活的設(shè)置所需比例通道的延遲時間，以較低的硬件成本實現(xiàn)比例光子相關(guān)器的設(shè)計；2)本發(fā)明可根據(jù)不同的測量需求，選擇線性通道或比例通道算法。采用比例相關(guān)算法時，在有限通道的情況下，既可以保證相關(guān)函數(shù)具有足夠高的時間分辨率，又可以獲得足夠大的動態(tài)范圍；3)本發(fā)明的光子計數(shù)模塊采用FPGA芯片實現(xiàn)，通過兩個光子計數(shù)器交替工作實現(xiàn)了無縫隙計數(shù)，保證了光子計數(shù)的準(zhǔn)確性；4)本發(fā)明基于DSP芯片，實現(xiàn)相關(guān)函數(shù)的計算，可以在不改變硬件的前提下優(yōu)化相關(guān)算法，提高系統(tǒng)的擴(kuò)展性；5)本發(fā)明將DSP和FPGA芯片組合在一起，縮小了相關(guān)器的體積，降低了相關(guān)器的成本。


圖I為光子相關(guān)光譜法納米顆粒粒度測量裝置框圖；圖2為本發(fā)明光子相關(guān)器的結(jié)構(gòu)示意圖；圖3為本發(fā)明光子相關(guān)器的整體電路連接示意圖；圖4為本發(fā)明采樣時間設(shè)置模塊的結(jié)構(gòu)示意圖；圖5為本發(fā)明復(fù)位模塊的結(jié)構(gòu)示意圖；圖6為本發(fā)明光子計數(shù)模塊的結(jié)構(gòu)示意圖；圖7為本發(fā)明相關(guān)運(yùn)算模塊的原理圖； 圖8為本發(fā)明相關(guān)通道延時時間計算流程圖；圖9為本發(fā)明相關(guān)函數(shù)計算流程圖。
具體實施例方式為了使本發(fā)明實現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面結(jié)合具體圖示進(jìn)一步闡述本發(fā)明。參照圖2、圖3，基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，包括FPGA芯片電路、DSP芯片電路、計算機(jī)PC，DSP芯片電路分別連接FPGA芯片電路、計算機(jī)PC。FPGA芯片電路包括采樣時間設(shè)置模塊SampleTime、復(fù)位模塊Reset、光子計數(shù)模塊Counter。DSP芯片電路包括相關(guān)通道延遲時間計算模塊、環(huán)形緩沖區(qū)、相關(guān)運(yùn)算模塊。FPGA芯片電路產(chǎn)生采樣時鐘信號，并對光子脈沖進(jìn)行計數(shù)。DSP芯片電路通過環(huán)形緩沖區(qū)實現(xiàn)移位寄存器的功能，根據(jù)相鄰?fù)ǖ姥舆t時間的比例R，設(shè)置每一個通道的延時時間，并通過相關(guān)運(yùn)算模塊，實現(xiàn)相關(guān)函數(shù)的運(yùn)算，并將相關(guān)函數(shù)傳送給計算機(jī)PC，計算機(jī)PC通過反演算法獲得顆粒的粒度分布。參照圖2，在光子相關(guān)光譜法納米顆粒粒度測量裝置中通常還包括光電倍增管、放大電路、甄別電路，首先光電倍增管將接收到的散射光信號轉(zhuǎn)換為等幅光子脈沖信號，然后利用放大電路進(jìn)行放大，再通過甄別電路甄別后送入光子計數(shù)模塊Counter的計數(shù)器，計數(shù)器對采樣時間內(nèi)的光子脈沖進(jìn)行計數(shù)，然后送入移位寄存器。本發(fā)明中的環(huán)形緩沖區(qū)作為移位寄存器。每一次采樣完成后，在采樣時鐘信號的控制下，計數(shù)器將計數(shù)結(jié)果送入移位寄存器的第一級，下一個采樣時鐘的上升沿到來時，移位寄存器第一級原來的內(nèi)容被移入到第二級，第二級原來的內(nèi)容被移入到第三級，以此類推；移位寄存器的內(nèi)容在采樣時鐘的控制下依次順序右移，形成了不同延遲時間的計數(shù)值，每一級移位寄存器相當(dāng)于相關(guān)器的一個線性通道。采樣期間，當(dāng)前計數(shù)值Ili與第k通道計數(shù)值ni+k進(jìn)行相乘，然后將相乘結(jié)果送入第k通道的存儲器進(jìn)行累加，得到的累加值即為自相關(guān)函數(shù)值G(k T )。參照圖4，F(xiàn)PGA芯片電路內(nèi)的采樣時間設(shè)置模塊SampleTime通過對系統(tǒng)時鐘信號CLK_SYS分頻，得到采樣時鐘信號CLK，并接入光子計數(shù)模塊Counter。光子脈沖由CIN引腳輸入光子計數(shù)模塊Counter。FPGA芯片電路內(nèi)的復(fù)位模塊Reset輸出的復(fù)位信號CLR連接到光子計數(shù)模塊Counter，當(dāng)CLR為低電平時，在采樣時鐘信號CLK的驅(qū)動下，光子計數(shù)模塊Counter對光子脈沖進(jìn)行計數(shù)，并將計數(shù)值輸出；當(dāng)CLR為高電平時，清空光子計數(shù)模塊的計數(shù)值。參照圖3，采樣時鐘信號CLK同時接入DSP芯片電路的外部中斷引腳EXINT，在CLK的上升沿觸發(fā)DSP芯片電路中斷。DSP芯片電路在中斷函數(shù)里讀取光子計數(shù)模塊Counter的計數(shù)值，將計數(shù)值寫入環(huán)形緩沖區(qū)，并依據(jù)相關(guān)通道延遲時間計算模塊計算的各通道延遲時間，讀出環(huán)形緩沖區(qū)相應(yīng)單元存儲的計數(shù)值，由DSP芯片電路的硬件乘法器完成乘法運(yùn)算，再進(jìn)行累加，得到相關(guān)函數(shù)值，完成各通道的相關(guān)運(yùn)算。DSP芯片電路通過并行接口與FPGA芯片電路連接，實現(xiàn)對FPGA芯片電路的讀寫控制。ECE為DSP芯片電路的外部片選信號，EAffE和EARE為DSP芯片電路的讀寫控制信號，EA[21:0]為DSP芯片電路的地址線，ED[15:0]為DSP芯片電路的數(shù)據(jù)線。DSP芯片電路通過USB接 口將各個通道的相關(guān)函數(shù)值傳輸給計算機(jī)PC。本發(fā)明的各模塊，具體包括如下器件I)參照圖4,采樣時間設(shè)置模塊SampleTime包括譯碼器Decoder、觸發(fā)器FD、計數(shù)器COUNT和比較器Comparator。根據(jù)預(yù)先設(shè)定的地址，由譯碼器Decoder產(chǎn)生片選信號ctl_div，接入觸發(fā)器FD的時鐘輸入端口 C，在信號ctl_div的上升沿，DSP芯片電路通過數(shù)據(jù)線ED[15:0]將分頻系數(shù)寫入觸發(fā)器FD，分頻系數(shù)通過輸出端口 DIV[15:0]輸出，接A比較器Comparator的輸入端B [15:0]。計數(shù)器COUNT對系統(tǒng)時鐘信號CLK_SYS進(jìn)行計數(shù)，計數(shù)結(jié)果通過輸出端口 Q[15:0]輸出，接入比較器Comparator的輸入端A [15:0]。比較器Comparator對輸入端A[15:0]和B [15:0]的數(shù)值進(jìn)行比較，若不相等，則輸出信號EQ為低電平，該信號接入觸發(fā)器FD的使能端CE，禁用觸發(fā)器FD，輸出信號EQ同時接入計數(shù)器COUNT的清零端CLR，由于EQ為低電平，計數(shù)器COUNT持續(xù)計數(shù)。若相等，則輸出信號EQ為高電平，使能觸發(fā)器FD，在系統(tǒng)時鐘CLK_SYS上升沿的觸發(fā)下，觸發(fā)器FD的輸出信號CLK電平發(fā)生反轉(zhuǎn)，同時清空計數(shù)器COUNT，使計數(shù)器從零開始重新計數(shù)。如此周期運(yùn)行，即可得到設(shè)定頻率的采樣時鐘信號CLK。2)參照圖5，復(fù)位模塊Reset包括譯碼器Decoder和觸發(fā)器FDR。根據(jù)預(yù)先設(shè)定的地址，由譯碼器Decoder產(chǎn)生片選信號ctl_clr，接入觸發(fā)器FDR的時鐘輸入端口 C，在信號ctl_clr的上升沿，DSP芯片電路通過數(shù)據(jù)線ED [15:0]將數(shù)據(jù)寫入觸發(fā)器FDR，數(shù)據(jù)通過輸出端口 Q輸出，即為系統(tǒng)復(fù)位信號CLR。當(dāng)DSP芯片電路通過數(shù)據(jù)線ED [15:0]寫數(shù)據(jù)0時，復(fù)位信號CLR變?yōu)榈碗娖?，光子計?shù)模塊Counter對光子脈沖進(jìn)行計數(shù)。寫數(shù)據(jù)I時，復(fù)位信號CLR變?yōu)楦唠娖?。清空光子計?shù)模塊Counter的計數(shù)值。3)參照圖6,光子計數(shù)模塊Counter包括計數(shù)器Counterl、計數(shù)器Counter2、鎖存器Latchl、鎖存器Latch2、多路數(shù)據(jù)選擇器MUX2。采樣時鐘信號CLK經(jīng)過二分頻后得到時鐘信號CLK2，連接到計數(shù)器Counterl的計數(shù)使能端CE、鎖存器Latch2的時鐘輸入端CLK和多路數(shù)據(jù)選擇器MUX2的選擇輸入端S，時鐘信號CLK2接反相器后連接到計數(shù)器Counterf計數(shù)使能端CE和鎖存器Latchl的時鐘輸入端CLK。光子脈沖信號從輸入端CIN同時送入計數(shù)器Counterl和Counter2的脈沖輸入端C,復(fù)位信號CLR連接到計數(shù)器Counterl和Counter2的復(fù)位端CLR，復(fù)位信號CLR接反相器后連接到鎖存器Latchl和Latch2的復(fù)位端CLR。當(dāng)復(fù)位信號CLR為低電平，時鐘信號CLK2為高電平時，計數(shù)器Counterl開始對光子脈沖信號進(jìn)行計數(shù)；當(dāng)時鐘信號CLK2為低電平時，計數(shù)器Counterl停止計數(shù)，計數(shù)值由Latchl鎖存輸出，計數(shù)器Counter2開始對光子脈沖信號進(jìn)行計數(shù)。當(dāng)計數(shù)器Counterl的復(fù)位端為高電平時，清除計數(shù)器Counterl的計數(shù)值，等到時鐘信號CLK2變?yōu)楦唠娖綍r再重新開始計數(shù)，如此周期進(jìn)行。計數(shù)器Counterl和Counter2交替對輸入的光子脈沖進(jìn)行計數(shù)，計數(shù)結(jié)果經(jīng)過鎖存器Latchl和Latch2鎖存后，通過多路數(shù)據(jù)選擇器MUX2的輸出端口Q[15:0]輸出。計數(shù)器Counterl和Counter2均為16位計數(shù)器，以IMcps光強(qiáng),最大40ms采樣時間為例，平均光子計數(shù)值為40000 216)，所以計數(shù)器不會溢出。4)參照圖2、圖3，相關(guān)通道延遲時間計算模塊負(fù)責(zé)計算每個通道的延遲時間。比例相關(guān)器在相關(guān)函數(shù)的起始段通道間延遲時間按線性規(guī)律增長，隨相關(guān)通道序號的加大，通道間的延遲時間按一定比例增長。根據(jù)設(shè)定的動態(tài)范圍及相關(guān)通道數(shù)計算每個通道的延遲時間，依據(jù)計算結(jié)果設(shè)定某些通道連接有乘法器和累加器，其他通道則不連接乘法器和累加器，從而成為按比例間隔提取的相關(guān)器結(jié)構(gòu)。因此，相關(guān)運(yùn)算之前，首先需要利用設(shè)定的動態(tài)范圍及通道數(shù)N，按照下式計算比例R i 二 exp H
L N — \ _·
則比例相關(guān)器第k通道的延遲時間為= Tk=T* RH但依據(jù)上式計算的通道延遲時間大多數(shù)情況下不是整數(shù)，需要對其取整，這在R值較大的情況下比較容易實現(xiàn)，可是當(dāng)R值較小時，采用上式計算出的通道延遲時間會產(chǎn)生重復(fù)，實際的通道數(shù)小于設(shè)定的通道數(shù)。針對這種情況，可以采用如圖8所示的計算通道延遲時間的方法，既可以保證所需的通道數(shù)，又可以得到理想的通道延遲時間。參照圖8, T為第一個通道的延遲時間，T i為最后通道的延遲時間，N為設(shè)定的相關(guān)通道數(shù)，L為環(huán)形緩沖區(qū)n[]的長度，j為合并后的通道數(shù)，計算結(jié)果存放在存儲區(qū)ChDelay []中。例如設(shè)定T =20 U s, T ^lOOOOOu s, N=64時，貝丨」比例R=L 1448，實現(xiàn)的動態(tài)范圍為5X IO3,得到通道的延遲如下表所示，那么每個通道的延遲時間為Tk =T ChDelay [k]。
相關(guān)通道線性通道延遲比例通道延遲
1__ChDelay 丨 01=I__ChDelay 丨 Ol=I_
2ChDelayf 11=2ChDelavn 1=2
3— ChDelayf21=3__ChDelay[21=3_
_4__ChDelavI 31=4__CliUelay|31=4_
5ChDelav[41=5CliDe!av[41=5
6ChDelay『51=6__ChDeiayr51=6_
_7__ChDe1ay[61=7__C'hDelay[61=7_
_8__ChDelavj~71=8__ChDelay[71=8_
9 — ChDelav『引=9__ChDehy「81=9_
_K)__ChDelayj^Q 1=10__ChDeiaylc)]= 10_
_IJ__ChDelavjIOl=I I__ChDelav[101=i I_
12一 ChDelavH I i=12__ChDelavn I J=I 3_
13— ChDelavM 21= 13__ChDelavli 21= 15_
61一 ChDelav[601=61一 ChDda.v「()01=3540
62— ChDelayfe 11=62__ChDelay『611=3815_
63一 ChDelav 丨621=63__ChDelay『621=3972_
64ChDeiav[631-64ChDelay [631-5 000從上表可以看出，比例相關(guān)器通道延遲時間在相關(guān)函數(shù)的起始階段按照線性規(guī)律增長，隨著相關(guān)通道序號的增加，通道間的延遲時間開始按一定的比例增長，用有限的通道數(shù)實現(xiàn)了較大的動態(tài)范圍，同時在相關(guān)曲線的起始階段保持著較高的時間分辨率。
5)參照圖7，在采樣時鐘信號CLK的上升沿觸發(fā)DSP芯片電路中斷，在中斷函數(shù)里，DSP芯片電路讀取FPGA內(nèi)光子計數(shù)模塊Counter輸出的光子計數(shù)值，存入DSP芯片電路的環(huán)形緩沖區(qū)n[]內(nèi)，環(huán)形緩沖區(qū)的容量為L，從環(huán)形緩沖區(qū)的起始單元存入起始光子計數(shù)值n(0)，后續(xù)計數(shù)值依次存入環(huán)形緩沖區(qū)的后續(xù)單元n(k)，當(dāng)計數(shù)值增加到n (L-I)時，環(huán)形緩沖區(qū)存滿，下一個計數(shù)值n (L)存入存儲n(0)的起始單元，將計數(shù)值n(0)覆蓋掉。以此類推，不斷循環(huán)，DSP內(nèi)的環(huán)形緩沖區(qū)實現(xiàn)了移位寄存器的功能。6)參照圖7、圖9，在采樣時鐘信號CLK的上升沿觸發(fā)DSP芯片電路中斷，在中斷函數(shù)里，DSP芯片電路讀入新的光子計數(shù)值后，按照DSP芯片電路內(nèi)相關(guān)通道延遲時間計算模塊計算出的每個通道延遲時間，從環(huán)形緩沖區(qū)內(nèi)提取已存儲的光子計數(shù)值，利用DSP芯片電路的硬件乘法器，與新的光子計數(shù)值進(jìn)行相乘運(yùn)算，再進(jìn)行累加，得到每個通道的相關(guān)函數(shù)值。根據(jù)上述相關(guān)運(yùn)算的基本原理，相關(guān)函數(shù)計算流程如圖9所示，圖中N為設(shè)定的相關(guān)通道數(shù)，L為環(huán)形緩沖區(qū)n[]的長度，k為采樣次數(shù)，i為當(dāng)前計算的相關(guān)通道，數(shù)組ChDelay []存放通道的延遲，數(shù)組ChData[]存放相關(guān)函數(shù)值。 在中斷函數(shù)里，DSP芯片電路執(zhí)行該相關(guān)函數(shù)計算流程。首先執(zhí)行k++操作，并判斷k是否大于L-I，若大于則表明環(huán)形緩沖區(qū)已存滿，此時將k初始化為0，DSP芯片電路讀取的新的光子計數(shù)值存入環(huán)形緩沖區(qū)的起始單元n(0)，否則DSP芯片電路讀取的新的光子計數(shù)值存入環(huán)形緩沖區(qū)的單元n(k)。然后依據(jù)數(shù)組ChDelay[]存放的相關(guān)通道延遲，求取環(huán)形緩沖區(qū)單元位置j = k_ChDelay[i]，提取已存儲計數(shù)值n[j]，與新的光子計數(shù)值n[k]相乘，再進(jìn)行累加運(yùn)算，得到相關(guān)通道i的相關(guān)函數(shù)值，并存入數(shù)組ChData[i]。若j〈0，則j+L，假如j = -1，那么j = L-I，此時提取計數(shù)值n (L-I)，與新計數(shù)值n[k]相乘，如圖7所示。每執(zhí)行一次中斷函數(shù)，上述相關(guān)函數(shù)的計算過程就要重復(fù)N次，i從0加到N-I，得到N個通道的相關(guān)函數(shù)值，存入數(shù)組ChData []。例如，計數(shù)值n(k)與計數(shù)值n(k-l)進(jìn)行相乘運(yùn)算，再累加到n(k_l)與n(k_2)的乘積上，得到第I通道相關(guān)函數(shù)值G(T);計數(shù)值n(k)與n(0)進(jìn)行相乘運(yùn)算，再累加到n(k-l)與n(L-l)的乘積上，得到第k通道的相關(guān)函數(shù)值G(kO。以前述64通道比例自相關(guān)運(yùn)算為例(N=64)，環(huán)形緩沖區(qū)長度為L(L>5000)，每個通道的延遲如上表所示，得到每個通道的相關(guān)函數(shù)值。從上述計算過程可以看出，讀取新的光子計數(shù)值并沒有與環(huán)形緩沖區(qū)內(nèi)所有已存儲的計數(shù)值進(jìn)行相關(guān)運(yùn)算，而只按照數(shù)組ChDelay []存儲的通道延遲計算出需要的通道位置，再進(jìn)行相關(guān)運(yùn)算，從而實現(xiàn)了比例相關(guān)器的設(shè)計。上例相關(guān)器以64個相關(guān)通道實現(xiàn)的動態(tài)范圍為5X103。為防止溢出，本發(fā)明的相關(guān)函數(shù)值轉(zhuǎn)換成32位浮點(diǎn)格式數(shù)存儲。以IMcps光強(qiáng)，最大40ms采樣時間為例，平均光子計數(shù)值為4X104，計數(shù)值相乘后最大為1.6X109，32位浮點(diǎn)格式數(shù)能表示的最大值為3.4X 1038，那么在溢出前，可以累加(3.4X 1038)/(I. 6X IO9) =2. I X IO29 次，持續(xù)時間達(dá) 2. lX 1029X40ms=8. 5X 1027s=2. 4X 1024 小時，完全滿足納米及亞微米顆粒粒度測量的需求。相關(guān)運(yùn)算模塊是光子相關(guān)器的核心，所實現(xiàn)的功能是對光子計數(shù)模塊Counter輸出的光子計數(shù)值進(jìn)行實時自相關(guān)運(yùn)算。相關(guān)運(yùn)算模塊的前k組通道計算方法如下
第一通道G( T ) =Hon^n1Ii2+- ；第二通道G(2 T ) = +]^ +…+nN_2nN ；第三通道G(3T ) ^ong+n!^+*** +nN_3nN ；第四通道G(4T )= +]^ +…+nN_4nN ；
N-k第k 通道(:;(々r) = y. IIiHi,,
i-0以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。
權(quán)利要求
1.基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于，包括一FPGA芯片電路、一 DSP芯片電路、一計算機(jī)，所述DSP芯片電路分別連接所述FPGA芯片電路、所述計算機(jī)； 所述FPGA芯片電路包括一采樣時間設(shè)置模塊、一復(fù)位模塊、一光子計數(shù)模塊； 所述DSP芯片電路包括一相關(guān)通道延遲時間計算模塊、一環(huán)形緩沖區(qū)、一相關(guān)運(yùn)算模塊； 所述FPGA芯片電路產(chǎn)生采樣時鐘信號，并對光子脈沖進(jìn)行計數(shù)； 所述DSP芯片電路通過所述環(huán)形緩沖區(qū)實現(xiàn)移位寄存器的功能，根據(jù)相鄰?fù)ǖ姥舆t時間的比例R，設(shè)置每一個通道的延時時間，并通過所述相關(guān)運(yùn)算模塊，實現(xiàn)相關(guān)函數(shù)的運(yùn)算，并將相關(guān)函數(shù)傳送給所述計算機(jī)，所述計算機(jī)通過反演算法獲得顆粒的粒度分布。
2.根據(jù)權(quán)利要求I所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述采樣時間設(shè)置模塊包括譯碼器、觸發(fā)器、計數(shù)器和比較器；所述采樣時間設(shè)置模塊通過對系統(tǒng)時鐘分頻得到采樣時鐘信號采樣時鐘頻率等于輸入的系統(tǒng)時鐘頻率除以分頻系數(shù)，所述計算機(jī)根據(jù)用戶的設(shè)置計算出分頻系數(shù)，并發(fā)送給DSP芯片電路，DSP芯片電路再將分頻系數(shù)寫入FPGA芯片電路內(nèi)部的采樣時間設(shè)置模塊，通過計數(shù)器對系統(tǒng)時鐘進(jìn)行計數(shù)，并與分頻系數(shù)進(jìn)行比較，實現(xiàn)對系統(tǒng)時鐘的分頻，即可得到預(yù)期的采樣時鐘信號。
3.根據(jù)權(quán)利要求2所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述復(fù)位模塊包括譯碼器和觸發(fā)器，所述復(fù)位模塊用于產(chǎn)生系統(tǒng)復(fù)位信號，當(dāng)復(fù)位信號為高電平時，清空所述光子計數(shù)模塊的計數(shù)值；當(dāng)復(fù)位信號為低電平時，所述光子計數(shù)模塊對光子脈沖進(jìn)行計數(shù)。
4.根據(jù)權(quán)利要求3所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述光子計數(shù)模塊包括兩個計數(shù)器、兩個鎖存器和多路數(shù)據(jù)選擇器；在采樣時鐘信號的驅(qū)動下，兩個所述計數(shù)器交替運(yùn)行，實現(xiàn)對光子脈沖的無縫計數(shù)并將計數(shù)結(jié)果輸出給所述DSP芯片電路。
5.根據(jù)權(quán)利要求I至4中任意一項所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述DSP芯片電路中的所述相關(guān)通道延遲時間計算模塊是利用光子相關(guān)器的動態(tài)范圍和通道數(shù)，計算相鄰?fù)ǖ姥舆t時間的比例R，然后依據(jù)Tk=T .RH計算出每個通道的延遲時間，τ為第I通道的延遲時間。
6.根據(jù)權(quán)利要求5所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述DSP芯片電路中的所述環(huán)形緩沖區(qū)實現(xiàn)了移位寄存器的功能，所述DSP芯片電路讀取所述光子計數(shù)模塊輸出的光子計數(shù)值后，存入所述環(huán)形緩沖區(qū)，環(huán)形緩沖區(qū)的容量為L，從環(huán)形緩沖區(qū)的起始單元存入第O個光子計數(shù)值η (O)，后續(xù)計數(shù)值依次存入環(huán)形緩沖區(qū)的后續(xù)單元，當(dāng)計數(shù)值增加到n (L-I)時，環(huán)形緩沖區(qū)存滿，下一個計數(shù)值n (L)存入存儲η (O)的起始單元，將計數(shù)值η (O)覆蓋掉，以此類推，實現(xiàn)循環(huán)。
7.根據(jù)權(quán)利要求6所述的基于DSP環(huán)形緩沖區(qū)的比例光子相關(guān)器，其特征在于所述DSP芯片電路內(nèi)的所述相關(guān)運(yùn)算模塊，按照所述相關(guān)通道延遲時間計算模塊預(yù)先計算的通道延遲時間，提取所述環(huán)形緩沖區(qū)內(nèi)相應(yīng)單元存儲的光子計數(shù)值，利用硬件乘法器，與新計 數(shù)值進(jìn)行乘法運(yùn)算，再進(jìn)行累加，得到每個通道的相關(guān)函數(shù)值，并將結(jié)果轉(zhuǎn)換成32位浮點(diǎn)格式數(shù)，通過USB接口傳輸給所述計算機(jī)，所述計算機(jī)通過反演算法，得到顆粒的粒度分布。
全文摘要
本發(fā)明涉及光子相關(guān)光譜法粒度測量技術(shù)領(lǐng)域，具體涉及一種光子相關(guān)器?；贒SP環(huán)形緩沖區(qū)的比例光子相關(guān)器，包括FPGA芯片電路、DSP芯片電路、計算機(jī)，DSP芯片電路分別連接FPGA芯片電路、計算機(jī)。FPGA芯片電路包括采樣時間設(shè)置模塊、復(fù)位模塊、光子計數(shù)模塊。DSP芯片電路包括相關(guān)通道延遲時間計算模塊、環(huán)形緩沖區(qū)、相關(guān)運(yùn)算模塊。由于采用上述技術(shù)方案，本發(fā)明將DSP和FPGA芯片組合在一起，縮小了相關(guān)器的體積，降低了相關(guān)器的成本。
文檔編號G01N15/02GK102798582SQ20121016015
公開日2012年11月28日 申請日期2012年5月22日 優(yōu)先權(quán)日2012年5月22日
發(fā)明者劉偉, 陸文玲, 申晉, 王雅靜, 譚博學(xué), 孫賢明 申請人:山東理工大學(xué)