專利名稱：一種大動態(tài)范圍高速光子相關(guān)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光子相關(guān)光譜法粒度測量技術(shù)領(lǐng)域，具體涉及一種光子相關(guān)器。
背景技術(shù)：
光子相關(guān)光譜法是研究樣品動態(tài)特性的一種有效方法，樣品顆粒由于布朗運動引起散射光光強(qiáng)和頻率的波動，通過測量散射光的光強(qiáng)自相關(guān)函數(shù)，即可獲得顆粒體系的動態(tài)信息。光子相關(guān)器是光子相關(guān)光譜法納米顆粒粒度測量系統(tǒng)的核心裝置，該裝置用于對散射光的光子脈沖進(jìn)行計數(shù)，并做實時自相關(guān)運算，得到自相關(guān)函數(shù)，以獲取散射光的時間相關(guān)性信息。光子相關(guān)運算可以通過軟件或硬件方法實現(xiàn)，但由于相關(guān)運算速度要求極高， 軟件方法難以達(dá)到實時性要求，因此常用硬件相關(guān)器來實現(xiàn)光子相關(guān)運算。線性相關(guān)器的動態(tài)范圍與相關(guān)器的通道數(shù)有關(guān)，相關(guān)通道越多實現(xiàn)的動態(tài)范圍越大。為了獲取足夠大的動態(tài)范圍，需要增加相關(guān)器的通道數(shù)目，但由于實際硬件資源的限制，相關(guān)器的通道數(shù)不可能無限制的增加。比例相關(guān)器改變了通道間延遲時間按線性遞增的規(guī)律，使之按一定的比例增長，擴(kuò)展了相關(guān)器的動態(tài)范圍。利用DSP內(nèi)部存儲器存儲光子計數(shù)值，并形成各通道所需要的延遲時間，DSP芯片內(nèi)部包含乘法器，可實現(xiàn)乘累加運算?；贒SP芯片，利用軟件編程的方式可實現(xiàn)比例相關(guān)器的設(shè)計，但比例相關(guān)器的動態(tài)范圍與存儲光子計數(shù)值的存儲器容量有關(guān)，例如要實現(xiàn)101°的動態(tài)范圍則需要容量為16G的存儲器，這在硬件設(shè)計時很難實現(xiàn)，且基于DSP的比例相關(guān)器運算速度相對較慢。FPGA是一種超大規(guī)模的可編程器件，基于FPGA設(shè)計的相關(guān)器，每個通道都包含獨立的硬件乘法器和累加器，所以相關(guān)運算速度快。所設(shè)計的相關(guān)器采用分組的方法，組內(nèi)采樣時間不變，組間采樣時間加倍?；贔PGA的相關(guān)器既可以提高相關(guān)運算的速度，又可以擴(kuò)展動態(tài)范圍，但是隨著通道數(shù)的增多，相關(guān)器的成本會變得非常昂貴，而且還存在相關(guān)函數(shù)基線不穩(wěn)定的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種大動態(tài)范圍高速光子相關(guān)器，解決以上技術(shù)問題。本發(fā)明所解決的技術(shù)問題可以采用以下技術(shù)方案來實現(xiàn)—種大動態(tài)范圍高速光子相關(guān)器,包括一高速通道、一低速通道,還包括一 FPGA芯片電路、一 DSP芯片電路、一計算機(jī)，所述DSP芯片電路分別連接所述FPGA芯片電路、所述計算機(jī)；所述FPGA芯片電路對高速通道進(jìn)行運算，所述DSP芯片電路對低速通道進(jìn)行運
笪
o本發(fā)明的高速通道比低速通道的計算速度高。本發(fā)明基于高速通道和低速通道相結(jié)合的結(jié)構(gòu)，減少了高速通道對硬件資源的需求，降低了低速通道對存儲器容量的要求，既實現(xiàn)了高速相關(guān)運算，又?jǐn)U展了相關(guān)器的動態(tài)范圍，提高了相關(guān)函數(shù)基線的穩(wěn)定性，同時降低了相關(guān)器的成本。所述FPGA芯片電路包括一采樣時間設(shè)置模塊、一復(fù)位模塊、一光子計數(shù)模塊、一FPGA相關(guān)運算模塊和一監(jiān)視通道；所述DSP芯片電路包括一 DSP相關(guān)運算模塊、一存儲器，所述DSP相關(guān)運算模塊通過所述存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由所述DSP芯片電路的硬件乘法器完成光子計數(shù)值的乘法運算，擴(kuò)展了所述光子相關(guān)器的動態(tài)范圍。所述采樣時間設(shè)置模塊包括譯碼器、觸發(fā)器、計數(shù)器和比較器；所述采樣時間設(shè)置模塊通過對系統(tǒng)時鐘分頻得到采樣時鐘信號采樣時鐘頻率等于輸入的系統(tǒng)時鐘頻率除以分頻系數(shù)，所述計算機(jī)根據(jù)用戶的設(shè)置計算出分頻系數(shù)，并發(fā)送給DSP芯片電路，DSP芯片電路再將分頻系數(shù)寫入FPGA芯片電路內(nèi)部的采樣時間設(shè)置模塊，通過計數(shù)器對系統(tǒng)時鐘進(jìn)行計數(shù)，并與分頻系數(shù)進(jìn)行比較，實現(xiàn)對系統(tǒng)時鐘的分頻，即可得到預(yù)期的采樣時鐘信 號。所述復(fù)位模塊包括譯碼器和觸發(fā)器，所述復(fù)位模塊用于產(chǎn)生系統(tǒng)復(fù)位信號，當(dāng)復(fù)位信號為高電平時，清空高速通道的相關(guān)函數(shù)值；當(dāng)復(fù)位信號為低電平時，高速通道工作。所述光子計數(shù)模塊包括兩個計數(shù)器、兩個鎖存器和多路數(shù)據(jù)選擇器；在采樣時鐘信號的驅(qū)動下，兩個所述計數(shù)器交替運行，實現(xiàn)對光子脈沖的無縫計數(shù)并將計數(shù)結(jié)果輸出給所述FPGA相關(guān)運算模塊。所述高速通道包括12組相關(guān)通道，所述FPGA相關(guān)運算模塊包括12組相關(guān)運算通道，第一組相關(guān)運算通道包含16個相關(guān)通道單元，其他組相關(guān)運算通道結(jié)構(gòu)相同，均包含8個相關(guān)通道單元。每個相關(guān)通道單元均包括移位寄存器、乘法器、數(shù)據(jù)類型轉(zhuǎn)換器、浮點累加器和鎖存器； 所述乘法器包括兩個輸入，所述光子計數(shù)模塊得到的光子計數(shù)值分別送入所述移位寄存器和所述乘法器，所述移位寄存器的輸出接入所述乘法器；輸入的兩個光子計數(shù)值在所述乘法器內(nèi)進(jìn)行相乘運算，運算結(jié)果通過數(shù)據(jù)類型轉(zhuǎn)換器由整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)，再送入浮點累加器進(jìn)行累加，累加結(jié)果即為該通道的相關(guān)函數(shù)值，經(jīng)過鎖存器鎖存后，輸出給所述DSP芯片電路。所述監(jiān)視通道包括兩個累加器和兩個數(shù)據(jù)類型轉(zhuǎn)換器；其中一個所述累加器由采樣時鐘信號的上升沿驅(qū)動，對采樣次數(shù)進(jìn)行累加，獲得總采樣次數(shù)；另一個所述累加器對光子計數(shù)值進(jìn)行累加，獲得總光子數(shù)；總采樣次數(shù)和總光子數(shù)分別通過數(shù)據(jù)類型轉(zhuǎn)換器由整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)后，輸出給所述DSP芯片電路。所述DSP芯片電路內(nèi)的所述DSP相關(guān)運算模塊通過所述存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由DSP的硬件乘法器完成光子計數(shù)值的乘法運算，再對乘積進(jìn)行累加，將累加結(jié)果轉(zhuǎn)換成32位浮點格式數(shù)，得到各通道的相關(guān)函數(shù)值，通過USB接口傳輸給所述計算機(jī)，所述計算機(jī)通過反演算法，得到顆粒的粒度分布。所述FPGA相關(guān)運算模塊是所述光子相關(guān)器的核心，所實現(xiàn)的功能是對光子計數(shù)模塊輸出的光子計數(shù)值進(jìn)行實時自相關(guān)運算。所述FPGA相關(guān)運算模塊的前k組通道計算方法如下第一通道G ( T ) =Hon^n1Ii2+* ；第二通道G (2 T ) = +]^ +…+nN_2nN ；
第三通道G(3T ) = +]^ +... +nN_3nN ；第四通道G(4T )= +]^ +…+nN_4nN ；
N-k第k 通道-.G(M) = ^
i 二G所述FPGA相關(guān)運算模塊包括12組相關(guān)運算通道，因此上述式子中，k取值為1-104，n為大于I。本發(fā)明的FPGA芯片電路內(nèi)的高速通道利用移位寄存器實現(xiàn)數(shù)據(jù)的存儲和延遲，將移位寄存器級聯(lián)實現(xiàn)不同的通道延遲。利用硬件乘法器對光子計數(shù)模塊和移位寄存器的輸出值進(jìn)行乘法運算，運算結(jié)果送入浮點累加器進(jìn)行累加，即可得到相關(guān)函數(shù)值。本發(fā)明的 DSP芯片電路利用其內(nèi)部的大容量存儲器實現(xiàn)數(shù)據(jù)的存儲和延遲，通過軟件編程完成當(dāng)前計數(shù)值與存儲器內(nèi)延遲計數(shù)值的乘法運算，并對運算結(jié)果進(jìn)行累加，即可得到相關(guān)函數(shù)值。光子相關(guān)器的基本工作原理如下在光子相關(guān)光譜法納米顆粒粒度測量裝置中通常還包括光電倍增管、放大電路、甄別電路，首先所述光電倍增管將接收到的散射光信號轉(zhuǎn)換為等幅光子脈沖信號，然后利用所述放大電路進(jìn)行放大，再通過甄別電路甄別后送入所述光子計數(shù)模塊的計數(shù)器，所述計數(shù)器對采樣時間內(nèi)的光子脈沖進(jìn)行計數(shù)，然后送入所述FPGA相關(guān)運算模塊的移位寄存器；每一次采樣完成后，在采樣時鐘信號的控制下，計數(shù)器將計數(shù)結(jié)果送入移位寄存器的第一級，下一個采樣時鐘的上升沿到來時，移位寄存器第一級原來的內(nèi)容被移入到第二級，第二級原來的內(nèi)容被移入到第三級，以此類推；移位寄存器的內(nèi)容在采樣時鐘的控制下依次順序右移，形成了不同延遲時間的計數(shù)值，每一級移位寄存器相當(dāng)于相關(guān)器的一個線性通道；采樣期間，當(dāng)前計數(shù)值Iii與第k通道計數(shù)值ni+k進(jìn)行相乘，然后將相乘結(jié)果送入第k通道的存儲器進(jìn)行累加，得到的累加值即為自相關(guān)函數(shù)值G(k T )。有益效果由于采用上述技術(shù)方案，本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點1)本發(fā)明可以根據(jù)不同的測量需求，單獨或結(jié)合使用這兩部分相關(guān)通道，并通過計算機(jī)設(shè)置相關(guān)器的延遲時間。2)本發(fā)明的基于DSP芯片電路的低速通道，利用DSP芯片電路中的大容量存儲器作為移位寄存器，通過軟件編程設(shè)置不同的通道延遲時間，擴(kuò)展了相關(guān)器的動態(tài)范圍。3)本發(fā)明的基于FPGA芯片電路的高速通道，利用FPGA芯片電路中的硬件乘法器提聞了相關(guān)運算的速度。4)本發(fā)明基于高速通道和低速通道相結(jié)合的結(jié)構(gòu)，利用較少的硬件資源，既提高了相關(guān)器的動態(tài)范圍，又實現(xiàn)了高速相關(guān)運算，同時降低了相關(guān)器的成本。


圖I為本發(fā)明光子相關(guān)器的結(jié)構(gòu)示意圖；圖2為本發(fā)明光子相關(guān)器的整體電路連接示意圖；圖3為本發(fā)明采樣時間設(shè)置模塊的結(jié)構(gòu)示意圖；圖4為本發(fā)明復(fù)位模塊的結(jié)構(gòu)示意圖；圖5為本發(fā)明光子計數(shù)模塊的結(jié)構(gòu)示意圖6為本發(fā)明FPGA相關(guān)運算模塊的結(jié)構(gòu)示意圖；圖7為本發(fā)明監(jiān)視通道的結(jié)構(gòu)示意圖；圖8為本發(fā)明第I組相關(guān)運算通道的結(jié)構(gòu)示意圖；圖9為本發(fā)明第2組相關(guān)運算通道的結(jié)構(gòu)示意圖；圖10為本發(fā)明DSP相關(guān)運算模塊的結(jié)構(gòu)示意圖。
具體實施例方式為了使本發(fā)明實現(xiàn)的技術(shù)手段、創(chuàng)作特征、達(dá)成目的與功效易于明白了解，下面結(jié)合具體圖示進(jìn)一步闡述本發(fā)明。參照圖I、圖2，一種大動態(tài)范圍高速光子相關(guān)器，包括一高速通道、一低速通道，還包括一 FPGA芯片電路、一 DSP芯片電路、一計算機(jī)PC，DSP芯片電路分別連接FPGA芯片電路、計算機(jī)PC。FPGA芯片電路對高速通道進(jìn)行運算，DSP芯片電路對低速通道進(jìn)行運算。奔放嗎的高速通道比低速通道的計算速度高。本發(fā)明的低速通道在20微秒內(nèi)能完成64相關(guān)通道的計算，而本發(fā)明的高速通道計算速度遠(yuǎn)遠(yuǎn)高于低速通道，能再I微秒間隔內(nèi)完成64相關(guān)通道的計算。本發(fā)明基于高速通道和低速通道相結(jié)合的結(jié)構(gòu)，減少了高速通道對硬件資源的需求，降低了低速通道對存儲器容量的要求，既實現(xiàn)了高速相關(guān)運算，又?jǐn)U展了相關(guān)器的動態(tài)范圍，提高了相關(guān)函數(shù)基線的穩(wěn)定性，同時降低了相關(guān)器的成本。FPGA芯片電路包括一米樣時間設(shè)置模塊SampleTime、一復(fù)位模塊Reset、一光子計數(shù)模塊Counter、一 FPGA相關(guān)運算模塊和一監(jiān)視通道。DSP芯片電路包括一 DSP相關(guān)運算模塊、一存儲器，DSP相關(guān)運算模塊通過存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由DSP芯片電路的硬件乘法器完成光子計數(shù)值的乘法運算，擴(kuò)展了光子相關(guān)器的動態(tài)范圍。參照圖1，在光子相關(guān)光譜法納米顆粒粒度測量裝置中通常還包括光電倍增管、放大電路、甄別電路，首先光電倍增管將接收到的散射光信號轉(zhuǎn)換為等幅光子脈沖信號，然后利用放大電路進(jìn)行放大，再通過甄別電路甄別后送入光子計數(shù)模塊Counter的計數(shù)器，計數(shù)器對采樣時間內(nèi)的光子脈沖進(jìn)行計數(shù)，然后送入FPGA相關(guān)運算模塊的移位寄存器Register。 每一次采樣完成后，在采樣時鐘信號的控制下，計數(shù)器將計數(shù)結(jié)果送入移位寄存器Register的第一級，下一個采樣時鐘的上升沿到來時，移位寄存器Register第一級原來的內(nèi)容被移入到第二級，第二級原來的內(nèi)容被移入到第三級，以此類推；移位寄存器Register的內(nèi)容在采樣時鐘的控制下依次順序右移，形成了不同延遲時間的計數(shù)值，每一級移位寄存器Register相當(dāng)于相關(guān)器的一個線性通道。 采樣期間，當(dāng)前計數(shù)值Iii與第k通道計數(shù)值ni+k進(jìn)行相乘，然后將相乘結(jié)果送入第k通道的存儲器進(jìn)行累加，得到的累加值即為自相關(guān)函數(shù)值G(k T )。本發(fā)明的FPGA芯片電路內(nèi)的高速通道采用分組的結(jié)構(gòu)，將所有相關(guān)通道分為12組，第I組STCl包含16個相關(guān)通道單元，其他組STC2，STC3，…，STC12結(jié)構(gòu)相同，均包含8個相關(guān)通道單元。每組相關(guān)通道的采樣時間固定不變，而組間采樣時間按指數(shù)規(guī)律遞增，第m組的采樣時間為Tm = T1 = I, 2，…，12)，式中T1為第I組的采樣時間，則每組中第k個相關(guān)通道的延遲時間為Tk=T1 2^1 k(k=9, 10，…，16;m=l，2，…，12)。
上述FPGA芯片電路內(nèi)的采樣時間設(shè)置模塊SampleTime通過對系統(tǒng)時鐘信號CLK_SYS分頻，得到高速通道的采樣時鐘信號CLKH和低速通道的采樣時鐘信號CLKL。采樣時鐘CLKH的周期為T1,作為FPGA第I組STCl相關(guān)通道的采樣時間信號。對第I組STCl的采樣時鐘2分頻即可得到第2組STC2的采樣時鐘，對第2組STC2的采樣時鐘2分頻即可得到第3組STC3的采樣時鐘，以此類推，得到所有高速通道組的采樣時鐘信號。在采樣時鐘信號CLKH的驅(qū)動下，各高速通道組完成對光子脈沖的計數(shù)以及相關(guān)運算，并將相關(guān)函數(shù)值輸出到多路數(shù)據(jù)選擇器Multiplexer。上述FPGA芯片電路內(nèi)的復(fù)位模塊Reset輸出的復(fù)位信號RST連接到各個相關(guān)通道組和計數(shù)器Counter，當(dāng)RST為高電平時，清空所有通道的累加器和計數(shù)器的值；當(dāng)RST為低電平時，高速通道在采樣時鐘CLKH的驅(qū)動下進(jìn)行相關(guān)運算。低速通道的采樣時鐘信號CLKL驅(qū)動計數(shù)器Counter對輸入光子脈沖進(jìn)行計數(shù)，并 接入DSP芯片電路的外部中斷引腳EXINT，在采樣時鐘的上升沿觸發(fā)DSP芯片電路中斷。DSP芯片電路在中斷函數(shù)里讀取計數(shù)器Counter的計數(shù)值，并完成低速通道的相關(guān)運算。DSP芯片電路通過并行接口與FPGA芯片電路連接，實現(xiàn)對FPGA芯片電路的讀寫控制。ECE為DSP芯片電路的外部片選信號，EAWE和EARE為DSP芯片電路的讀寫控制信號，EA[21:0]為DSP芯片電路的地址線，ED[31:0]為DSP芯片電路的數(shù)據(jù)線。DSP芯片電路通過多路數(shù)據(jù)選擇器Multiplexer將FPGA芯片電路內(nèi)各個通道組的相關(guān)函數(shù)值讀出，連同DSP芯片電路內(nèi)部低速相關(guān)通道的相關(guān)函數(shù)值一并通過USB接口傳輸給計算機(jī)PC。FPGA芯片電路中的各部分，具體包括如下器件I)參照圖2、圖3,采樣時間設(shè)置模塊SampleTime包括譯碼器Decoderl、觸發(fā)器FDl、計數(shù)器COUNTl和比較器Comparatorl。米樣時間設(shè)置模塊SampleTime通過對系統(tǒng)時鐘分頻得到采樣時鐘信號根據(jù)預(yù)先設(shè)定的地址，由譯碼器Decoderl產(chǎn)生片選信號ctl_divh，接入觸發(fā)器FDl的時鐘輸入端口 C，在信號ctl_divh的上升沿，DSP通過數(shù)據(jù)線ED[15:0]將分頻系數(shù)寫入觸發(fā)器FD1，分頻系數(shù)通過輸出端口 DIVH[15:0]輸出，接入比較器Comparatorl的輸入端B [15:0]。計數(shù)器C0UNT1對系統(tǒng)時鐘信號CLK_SYS進(jìn)行計數(shù)，計數(shù)結(jié)果通過輸出端口 Q[15:0]輸出，接入比較器Comparatorl的輸入端A[15:0]。比較器Comparatorl對輸入端A[15:0]和B [15:0]的數(shù)值進(jìn)行比較，若不相等，則輸出信號EQ為低電平，該信號接入觸發(fā)器FDREl的使能端CE，禁用觸發(fā)器FDREl，輸出信號EQ同時接入計數(shù)器C0UNT1的清零端CLR，由于EQ為低電平，計數(shù)器C0UNT1持續(xù)計數(shù)。若相等，則輸出信號EQ為高電平，使能觸發(fā)器FDRE1，在系統(tǒng)時鐘CLK_SYS上升沿的觸發(fā)下，觸發(fā)器FDREl的輸出信號CLKH電平發(fā)生反轉(zhuǎn)，同時清空計數(shù)器C0UNT1，從零開始重新計數(shù)。如此周期運行，即可得到高速相關(guān)通道預(yù)期的采樣時鐘信號CLKH。按照同樣的方法產(chǎn)生低速相關(guān)通道的采樣時鐘信號CLKL。2)參照圖2、圖4，復(fù)位模塊Reset包括譯碼器Decoder和觸發(fā)器FDR，復(fù)位模塊Reset用于產(chǎn)生系統(tǒng)復(fù)位信號，當(dāng)復(fù)位信號為高電平時，清空高速通道的相關(guān)函數(shù)值。當(dāng)復(fù)位信號為低電平時，高速通道工作。復(fù)位模塊Reset工作時，根據(jù)預(yù)先設(shè)定的地址，由譯碼器Decoder產(chǎn)生片選信號ctl_rst，接入觸發(fā)器FDR的時鐘輸入端口 C，在信號ctl_rst的上升沿，DSP芯片電路通過數(shù)據(jù)線ED [15:0]將數(shù)據(jù)寫入觸發(fā)器FDR，數(shù)據(jù)通過輸出端口 Q輸出，即為系統(tǒng)復(fù)位信號RST0當(dāng)DSP通過數(shù)據(jù)線ED [15:0]寫數(shù)據(jù)0時，復(fù)位信號RST變?yōu)榈碗娖?，高速相關(guān)通道在采樣時鐘CLKH的驅(qū)動下進(jìn)行相關(guān)運算；寫數(shù)據(jù)I時，復(fù)位信號RST變?yōu)楦唠娖?，清空所有計?shù)器和累加器的值。3)參照圖2、圖5,光子計數(shù)模塊Counter包括計數(shù)器Counter I、計數(shù)器Counter2、鎖存器Latchl、鎖存器Latch2、多路數(shù)據(jù)選擇器MUX2。采樣時鐘信號CLK經(jīng)過二分頻后得到時鐘信號CLK2，連接到計數(shù)器Counterl的計數(shù)使能端CE、鎖存器Latch2的時鐘輸入端CLK和多路數(shù)據(jù)選擇器MUX2的選擇輸入端S。時鐘信號CLK2接反相器后連接到計數(shù)器Counter2計數(shù)使能端CE和鎖存器Latchl的時鐘輸入端CLK。光子脈沖信號從輸入端CIN同時送入計數(shù)器Counterl和Counter2的脈沖輸入端C,復(fù)位信號CLR連接到計數(shù)器Counterl和Counter2的復(fù)位端CLR，復(fù)位信號CLR接反相器后連接到鎖存器Latchl和Latch2的復(fù)位端CLR。當(dāng)復(fù)位信號CLR為低電平，時鐘信號CLK2為高電平時，計數(shù)器Counterl開始對光子脈沖信號進(jìn)行計數(shù)；當(dāng)時鐘信號CLK2為低電平時，計數(shù)器Counterl停止計數(shù)，計數(shù)值 由Latchl鎖存輸出，計數(shù)器Counter2開始對光子脈沖信號進(jìn)行計數(shù)。當(dāng)計數(shù)器Counterl的復(fù)位端為高電平時，清除計數(shù)器Counterl的計數(shù)值，等到時鐘信號CLK2變?yōu)楦唠娖綍r再重新開始計數(shù)，如此周期進(jìn)行。計數(shù)器Counterl和Counter2交替對輸入的光子脈沖進(jìn)行計數(shù)，計數(shù)結(jié)果經(jīng)過鎖存器Latchl和Latch2鎖存后，通過多路數(shù)據(jù)選擇器MUX2的輸出端口 Q[15:0]輸出給FPGA相關(guān)運算模塊。計數(shù)器Counterl和Counter2均為16位計數(shù)器，以IMcps光強(qiáng)，最大40ms采樣時間為例，平均光子計數(shù)值為40000 (〈216)，所以計數(shù)器不會溢出。4)參照圖I、圖6，高速通道包括12組相關(guān)通道，F(xiàn)PGA相關(guān)運算模塊包括12組相關(guān)運算通道，第一組相關(guān)運算通道包含16個相關(guān)通道單元，其他組相關(guān)運算通道結(jié)構(gòu)相同，均包含8個相關(guān)通道單元。每個相關(guān)通道單元均包括移位寄存器Register、乘法器Multiplier、數(shù)據(jù)類型轉(zhuǎn)換器、浮點累加器FloatAdd和鎖存器Latch。乘法器Multiplier包括兩個輸入，光子計數(shù)模塊Counter得到的光子計數(shù)值分別送入移位寄存器Register的輸入端D [15:0]、乘法器Multiplier的輸入端B[15:0],光子計數(shù)值在移位寄存器Register中延遲I個采樣周期后，從輸出端Q[15:0]接入乘法器Multiplier的輸入端A[15:0],在乘法器Multiplier內(nèi)，與輸入端B [15:0]的計數(shù)值進(jìn)行相乘運算。乘法器Multiplier的寬度為32位，輸入光子計數(shù)值為16位，所以不會發(fā)生溢出。相乘運算的結(jié)果經(jīng)乘法器Multiplier的輸出端P[31:0]送入數(shù)據(jù)類型轉(zhuǎn)換器Int32toFloat的輸入端D[31:0]，將32位整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)后，從輸出端Q [31:0]送入浮點累加器FloatAdd的輸入端A[31:0]，與輸入端B[31:0]輸入的前一個累加結(jié)果進(jìn)行累加運算，累加器FloatAdd的輸出端Q[31:0]與鎖存器Latch的輸入端D [31:0]連接，累加器的累加結(jié)果通過鎖存器Latch的輸出端CH[31:0]輸出，即為該通道的相關(guān)函數(shù)值，同時將累加結(jié)果送入累加器FloatAdd的輸入端B[31:0]，準(zhǔn)備進(jìn)行下一次累加運算。經(jīng)過鎖存器Latch鎖存后，輸出給DSP芯片電路。累加器采用32位浮點格式數(shù)存放乘累加結(jié)果，以IMcps光強(qiáng)，最大40ms采樣時間為例，平均光子計數(shù)值為4X 104，計數(shù)值相乘后最大為I. 6X 109，32位浮點格式數(shù)能表示的最大值為3. 4X1038，那么在溢出前，可以累加(3. 4X1038)/(1. 6X 109)=2. 1X1029次，持續(xù)時間達(dá)2. lX1029X40ms=8. 5X 1027s=2. 4X1024小時，完全滿足納米及亞微米顆粒
粒度測量的需求。5)參照圖7，監(jiān)視通道包括累加器ACC48、累加器ACC48i和兩個數(shù)據(jù)類型轉(zhuǎn)換器Int48toFloat。其中一個累加器ACC48由采樣時鐘信號的上升沿驅(qū)動，在采樣時鐘信號CLK的上升沿自動加1，對采樣次數(shù)進(jìn)行累加，獲得總采樣次數(shù)。另一個累加器ACC48i在采樣時鐘信號CLK的上升沿，對光子計數(shù)值進(jìn)行累加，獲得總光子數(shù)?？偛蓸哟螖?shù)和總光子數(shù)分別通過數(shù)據(jù)類型轉(zhuǎn)換器Int32toFloat由整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)后，輸出給DSP芯片電路。在低速通道的采樣時鐘信號CLKL的上升沿觸發(fā)DSP芯片電路中斷，在中斷函數(shù)里，DSP芯片電路讀取光子計數(shù)值后寫入內(nèi)部存儲器，存儲器的容量為L，從存儲器的起始單元寫入第0個光子計數(shù)值n (0)，當(dāng)新的計數(shù)值n (k)寫入后，按照預(yù)先確定的通道延遲時間，與已有的光子計數(shù)值進(jìn)行相關(guān)運算，參照圖10，只需在確定的1、2、3、5、8、12…k通道進(jìn)行相關(guān)運算，得到相應(yīng)通道的相關(guān)函數(shù)值。當(dāng)計數(shù)值增加到n (L-I)時，存儲器存滿，下一個 計數(shù)值n (L)存入存儲n(0)的起始單元，將計數(shù)值n(0)覆蓋掉。以此類推，不斷循環(huán)，直到相關(guān)運算結(jié)束為止。DSP芯片電路內(nèi)的DSP相關(guān)運算模塊通過存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由DSP的硬件乘法器完成光子計數(shù)值的乘法運算，再對乘積進(jìn)行累加，將累加結(jié)果轉(zhuǎn)換成32位浮點格式數(shù)，得到各通道的相關(guān)函數(shù)值，通過USB接口傳輸給計算機(jī)3，計算機(jī)3通過反演算法，得到顆粒的粒度分布。FPGA相關(guān)運算模塊是光子相關(guān)器的核心，所實現(xiàn)的功能是對光子計數(shù)模塊Counter輸出的光子計數(shù)值進(jìn)行實時自相關(guān)運算。FPGA相關(guān)運算模塊的前k組通道計算方法如下第一通道G( T ) =Hon^n1Ii2+- ；第二通道G(2 T ) = +]^ +…+nN_2nN ；第三通道G(3T ) ^ong+n!^+*** +nN_3nN ；第四通道G(4T )= +]^ +…+nN_4nN ；
N-k第k 通道-.G(Jcr) = [ ￥,+i-
i=QFPGA相關(guān)運算模塊包括12組相關(guān)運算通道，因此上述式子中，k取值為1_104，n大于I。本發(fā)明的FPGA芯片電路內(nèi)的高速通道利用移位寄存器Register實現(xiàn)數(shù)據(jù)的存儲和延遲，將移位寄存器Register級聯(lián)實現(xiàn)不同的通道延遲。利用硬件乘法器對光子計數(shù)模塊Counter和移位寄存器Register的輸出值進(jìn)行乘法運算,運算結(jié)果送入浮點累加器FloatAdd進(jìn)行累加，即可得到相關(guān)函數(shù)值。本發(fā)明的DSP芯片電路利用其內(nèi)部的大容量存儲器實現(xiàn)數(shù)據(jù)的存儲和延遲，通過軟件編程完成當(dāng)前計數(shù)值與存儲器內(nèi)延遲計數(shù)值的乘法運算，并對運算結(jié)果進(jìn)行累加，即可得到相關(guān)函數(shù)值。參照圖3，采樣時間設(shè)置模塊SampleTime通過對系統(tǒng)時鐘信號CLK_SYS分頻，得到高速通道的采樣時鐘信號CLKH和低速通道的采樣時鐘信號CLKL。采樣時鐘CLKH的周期為T1，作為FPGA芯片電路的第I組STCl相關(guān)通道的采樣時間信號。對第I組STCl的采樣時鐘2分頻即可得到第2組STC2的采樣時鐘，對第2組STC2的采樣時鐘2分頻即可得到第3組STC3的采樣時鐘，以此類推，得到所有高速通道組的采樣時鐘信號。在采樣時鐘信號CLKH的驅(qū)動下，各高速通道組完成對光子脈沖的計數(shù)以及相關(guān)運算，并將相關(guān)函數(shù)值輸出到多路數(shù)據(jù)選擇器Multiplexer。實施方式一參照圖8，第I組相關(guān)運算通道結(jié)構(gòu)由16個相關(guān)通道組成。光子脈沖信號通過光子計數(shù)模塊Counter的輸入端CIN輸入，在采樣時鐘CLK上升沿的驅(qū)動下進(jìn)行計數(shù)，得到的 計數(shù)值由光子計數(shù)模塊Counter的輸出端Q[15:0]輸出后，分別送入16個相關(guān)通道的輸入端B[15:0]和第I個相關(guān)通道的輸入端A[15:0]。光子計數(shù)值在相關(guān)通道內(nèi)形成I個采樣時鐘周期的延遲后，從前一個相關(guān)通道的輸出端A0[15:0]輸出到下一個相關(guān)通道的輸入端A[15:0]。各相關(guān)通道對從輸入端A[15:0]和B[15:0]輸入的光子計數(shù)值進(jìn)行乘累加運算，得到的相關(guān)函數(shù)值從輸出端CH[31:0]送入多路數(shù)據(jù)選擇器Multiplexer，并從端口COR [31:0]輸出。監(jiān)視通道Monitor在采樣時鐘信號CLK的驅(qū)動下，對采樣次數(shù)以及計數(shù)器Counter的計數(shù)輸出值進(jìn)行累加，獲得總采樣次數(shù)和總光子計數(shù)值，從輸出端SAMP[31:0]和ATOT [31:0]輸出后，送入多路數(shù)據(jù)選擇器Multiplexer，并從端口 C0R[31:0]輸出給DSP芯片電路。實施方式二 參照圖9，第2組相關(guān)運算通道結(jié)構(gòu)與第I組相關(guān)運算通道結(jié)構(gòu)類似，只是在第2組相關(guān)運算通道中增加了延遲單元Delay8,對光子計數(shù)模塊Counter的計數(shù)值形成8個采樣時鐘周期延遲后，再進(jìn)行相關(guān)運算，得到的相關(guān)函數(shù)值，以及監(jiān)視通道Monitor輸出的總采樣次數(shù)和總光子計數(shù)值，送入多路數(shù)據(jù)選擇器Multiplexer，并依次從端口 C0R[31:0]輸出給DSP芯片電路。從第2組開始各通道組結(jié)構(gòu)完全相同。本發(fā)明基于高速通道和低速通道相結(jié)合的光子相關(guān)器，其動態(tài)范圍的計算方法如下FPGA芯片電路內(nèi)包含12組相關(guān)通道，第I組包括16個相關(guān)通道，其他各組均包括8個相關(guān)通道。設(shè)第I個通道延遲時間為T ff，最后I個通道的延遲時間為T fl，則基于FPGA芯片電路的高速相關(guān)通道能夠?qū)崿F(xiàn)的動態(tài)范圍為FDR = Tfl/T ff。設(shè)DSP芯片電路內(nèi)比例相關(guān)通道的第一個通道延遲時間為T df，最后一個通道的延遲時間為T dl，則基于DSP芯片電路的低速相關(guān)通道能夠?qū)崿F(xiàn)的動態(tài)范圍為DDR= T J
T df°將高速和低速相關(guān)通道結(jié)合起來能夠?qū)崿F(xiàn)的動態(tài)范圍為DR=( T fl/T ff) ( T J
T df)。為了保持相關(guān)函數(shù)的連續(xù)性，設(shè)定T fl T df，則高速和低速相關(guān)通道結(jié)合起來后實現(xiàn)的動態(tài)范圍約為DR ~ T J T ffo假設(shè)FPGA芯片電路內(nèi)第I組相關(guān)通道的采樣時間T1 = 25ns，則第I通道的延遲時間為T ff = 25ns。FPGA芯片電路內(nèi)包含12組相關(guān)通道，第I組包括16個相關(guān)通道，其他各組均包括8個相關(guān)通道，則最后I個通道為第12組的第8通道，那么最后I個通道的延遲時間為T fl = T12 16 = T1 212-1 16 = 819. 2u s為使相關(guān)函數(shù)保持連續(xù)性，設(shè)置DSP芯片電路內(nèi)第I個相關(guān)通道的延遲時間Tdf為900iis。若相關(guān)器要實現(xiàn)的動態(tài)范圍DR = 101。，則Tdl = DRX Tff = 101°X25ns =.2. 5X10V s，那么基于DSP芯片電路的低速相關(guān)通道能夠?qū)崿F(xiàn)的動態(tài)范圍T J T df =.2. 5X 108/900 ^ 2. 8X105,需要DSP芯片電路的存儲器的容量低于300K，利用較少的硬件資源即可實現(xiàn)相關(guān)器的設(shè)計。以上顯示和描述了本發(fā)明的基本原理和主要特征和本發(fā)明的優(yōu)點。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。
權(quán)利要求
1.一種大動態(tài)范圍高速光子相關(guān)器，其特征在于，包括一高速通道、一低速通道，還包括一 FPGA芯片電路、一 DSP芯片電路、一計算機(jī)，所述DSP芯片電路分別連接所述FPGA芯片電路、所述計算機(jī)； 所述FPGA芯片電路對高速通道進(jìn)行運算，所述DSP芯片電路對低速通道進(jìn)行運算。
2.根據(jù)權(quán)利要求I所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述FPGA芯片電路包括一采樣時間設(shè)置模塊、一復(fù)位模塊、一光子計數(shù)模塊、一 FPGA相關(guān)運算模塊和一監(jiān)視通道； 所述DSP芯片電路包括一 DSP相關(guān)運算模塊、一存儲器，所述DSP相關(guān)運算模塊通過所述存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由所述DSP芯片電路的硬件乘法器完成光子計數(shù)值的乘法運算，擴(kuò)展了所述光子相關(guān)器的動態(tài)范圍。
3.根據(jù)權(quán)利要求I所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述采樣時 間設(shè)置模塊包括譯碼器、觸發(fā)器、計數(shù)器和比較器；所述采樣時間設(shè)置模塊通過對系統(tǒng)時鐘分頻得到采樣時鐘信號采樣時鐘頻率等于輸入的系統(tǒng)時鐘頻率除以分頻系數(shù)，所述計算機(jī)根據(jù)用戶的設(shè)置計算出分頻系數(shù)，并發(fā)送給DSP芯片電路，DSP芯片電路再將分頻系數(shù)寫入FPGA芯片電路內(nèi)部的采樣時間設(shè)置模塊，通過計數(shù)器對系統(tǒng)時鐘進(jìn)行計數(shù)，并與分頻系數(shù)進(jìn)行比較，實現(xiàn)對系統(tǒng)時鐘的分頻，即可得到預(yù)期的采樣時鐘信號。
4.根據(jù)權(quán)利要求3所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述復(fù)位模塊包括譯碼器和觸發(fā)器，所述復(fù)位模塊用于產(chǎn)生系統(tǒng)復(fù)位信號，當(dāng)復(fù)位信號為高電平時，清空高速通道的相關(guān)函數(shù)值；當(dāng)復(fù)位信號為低電平時，高速通道工作。
5.根據(jù)權(quán)利要求4所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述光子計數(shù)模塊包括兩個計數(shù)器、兩個鎖存器和多路數(shù)據(jù)選擇器；在采樣時鐘信號的驅(qū)動下，兩個所述計數(shù)器交替運行，實現(xiàn)對光子脈沖的無縫計數(shù)并將計數(shù)結(jié)果輸出給所述FPGA相關(guān)運算模塊。
6.根據(jù)權(quán)利要求5所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述高速通道包括12組相關(guān)通道，所述FPGA相關(guān)運算模塊包括12組相關(guān)運算通道，第一組相關(guān)運算通道包含16個相關(guān)通道單元，其他組相關(guān)運算通道結(jié)構(gòu)相同，均包含8個相關(guān)通道單元。每個相關(guān)通道單元均包括移位寄存器、乘法器、數(shù)據(jù)類型轉(zhuǎn)換器、浮點累加器和鎖存器； 所述乘法器包括兩個輸入，所述光子計數(shù)模塊得到的光子計數(shù)值分別送入所述移位寄存器和所述乘法器，所述移位寄存器的輸出接入所述乘法器；輸入的兩個光子計數(shù)值在所述乘法器內(nèi)進(jìn)行相乘運算，運算結(jié)果通過數(shù)據(jù)類型轉(zhuǎn)換器由整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)，再送入浮點累加器進(jìn)行累加，累加結(jié)果即為該通道的相關(guān)函數(shù)值，經(jīng)過鎖存器鎖存后，輸出給所述DSP芯片電路。
7.根據(jù)權(quán)利要求6所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述監(jiān)視通道包括兩個累加器和兩個數(shù)據(jù)類型轉(zhuǎn)換器；其中一個所述累加器由采樣時鐘信號的上升沿驅(qū)動，對采樣次數(shù)進(jìn)行累加，獲得總采樣次數(shù)；另一個所述累加器對光子計數(shù)值進(jìn)行累加，獲得總光子數(shù)；總采樣次數(shù)和總光子數(shù)分別通過數(shù)據(jù)類型轉(zhuǎn)換器由整形數(shù)轉(zhuǎn)換為32位浮點格式數(shù)后，輸出給所述DSP芯片電路。
8.根據(jù)權(quán)利要求I至7中任意一項所述的一種大動態(tài)范圍高速光子相關(guān)器，其特征在于所述DSP芯片電路內(nèi)的所述DSP相關(guān)運算模塊通過所述存儲器存儲光子計數(shù)值，形成通道所需要的延遲時間，并由DSP的硬件乘法器完成 光子計數(shù)值的乘法運算，再對乘積進(jìn)行累加，將累加結(jié)果轉(zhuǎn)換成32位浮點格式數(shù)，得到各通道的相關(guān)函數(shù)值，通過USB接口傳輸給所述計算機(jī)，所述計算機(jī)通過反演算法，得到顆粒的粒度分布。
全文摘要
本發(fā)明涉及光子相關(guān)光譜法粒度測量技術(shù)領(lǐng)域，具體涉及一種光子相關(guān)器。一種大動態(tài)范圍高速光子相關(guān)器，包括光子相關(guān)器，光子相關(guān)器包括通道，通道包括高速通道、低速通道，還包括FPGA芯片電路、DSP芯片電路、計算機(jī)，DSP芯片電路分別連接FPGA芯片電路、計算機(jī)。FPGA芯片電路對高速通道進(jìn)行運算，DSP芯片電路對低速通道進(jìn)行運算。本發(fā)明基于高速通道和低速通道相結(jié)合的結(jié)構(gòu)，利用較少的硬件資源，既提高了相關(guān)器的動態(tài)范圍，又實現(xiàn)了高速相關(guān)運算，同時降低了相關(guān)器的成本。
文檔編號G01J11/00GK102798589SQ20121016027
公開日2012年11月28日 申請日期2012年5月22日 優(yōu)先權(quán)日2012年5月22日
發(fā)明者劉偉, 陸文玲, 申晉, 魏佩瑜, 馬立修, 李震梅 申請人:山東理工大學(xué)