專利名稱：基于fpga的激光多普勒雷達(dá)信號處理器及處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雷達(dá)信號處理領(lǐng)域，具體涉及ー種基于FPGA的激光多普勒雷達(dá)的信號處理器及處理方法。
背景技術(shù)：
多普勒雷達(dá)是利用雷達(dá)和目標(biāo)間因相對運動而產(chǎn)生的多 普勒效應(yīng)對目標(biāo)進(jìn)行探測的雷達(dá)，激光多普勒雷達(dá)發(fā)射的是激光信號。與微波雷達(dá)相比，激光多普勒雷達(dá)雷達(dá)具有工作波長較短，波束發(fā)散角小等特點，具有極高的角分辨能力、距離分辨能力和多普勒測速分辨率。利用激光多普勒雷達(dá)能夠精確地測量目標(biāo)物體的運動速度雷達(dá)發(fā)射一個脈沖信號，信號從目標(biāo)返回后帶有多普勒頻移，從回波中提取出多普勒頻率即可計算出目標(biāo)速度。能否實時準(zhǔn)確地提取多普勒頻率取決于雷達(dá)信號處理器的性能。激光多普勒雷達(dá)信號處理的ー個特點是大數(shù)據(jù)量，由于采樣頻率往往較高，數(shù)據(jù)的突發(fā)性很強，靜態(tài)存儲器難以實現(xiàn)如此高速的數(shù)據(jù)存儲，而動態(tài)存儲器雖然可以實現(xiàn)但使用復(fù)雜。因此如何實時保存具有這樣特點的回波數(shù)據(jù)是激光多普勒雷達(dá)信號處理面臨的ー個問題。對于需要測量負(fù)速度的場合，即目標(biāo)與雷達(dá)相反方向運動，此時的多普勒頻率為負(fù)值。雷達(dá)前端的光電探測器無法獲得負(fù)頻率信號輸出，因此發(fā)射波需要加ー個中頻頻率，這樣回波與未加中頻的本振信號混頻后得到的頻率值實際上是多普勒頻率加中頻頻率，可將負(fù)的多普勒頻率搬移到正頻率處。由于發(fā)射光泄漏到接收光路等的影響，會使得解調(diào)后的信號含有中頻干擾信號，該中頻頻率的幅度遠(yuǎn)大于多普勒頻率處的幅度，使得信號動態(tài)范圍很大，不利于后續(xù)的處理和節(jié)省運算資源。這是激光多普勒雷達(dá)信號處理面臨的又一個問題。激光多普勒雷達(dá)所能測量的速度動態(tài)范圍、測速精度和實時性是其重要指標(biāo)，所能測量的速度動態(tài)范圍越大，表示雷達(dá)的使用范圍越廣；測速精度越高，其結(jié)果越可靠；速度刷新率越高，雷達(dá)能夠越快速地得出測速結(jié)果，同時加速度帶來的測速誤差越小。大的速度動態(tài)范圍意味著大的多普勒頻率范圍，也就意味著解調(diào)后的回波信號具有大帶寬，這需要使用更高采樣頻率的模數(shù)轉(zhuǎn)換器(ADC)，從而數(shù)據(jù)點數(shù)變多；測速精度高，表示每個數(shù)據(jù)點就需要用更大的位寬。因此，這兩項指標(biāo)的提高帶來的是數(shù)據(jù)量的増大，而實時性要求短時間內(nèi)需要處理大量回波數(shù)據(jù)。這是激光多普勒雷達(dá)信號處理面臨的第三個問題。雷達(dá)的作用距離表示雷達(dá)能探測多少距離范圍內(nèi)的目標(biāo)。在前端硬件條件和周圍環(huán)境不變的情況下，目標(biāo)距離越遠(yuǎn)，有用信號強度越弱，信噪比越低。因此如何從遠(yuǎn)處目標(biāo)的回波中檢測出有用信號是激光多普勒雷達(dá)信號處理面臨的第四個問題。隨著計算機和大規(guī)模集成電路技術(shù)的發(fā)展，數(shù)字信號處理技術(shù)成為雷達(dá)信號處理的核心。激光多普勒雷達(dá)接收到的回波經(jīng)過初歩的模擬電路調(diào)理后，利用ADC對模擬信號進(jìn)行采樣，將其轉(zhuǎn)換成數(shù)字信號，然后利用數(shù)字信號處理的方法獲取所需的目標(biāo)信息。在雷達(dá)的數(shù)字信號處理硬件實現(xiàn)中，現(xiàn)有技術(shù)主要是采用數(shù)字信號處理器(DSP)，負(fù)責(zé)預(yù)處理、FFT和頻率提取等所有計算任務(wù)?，F(xiàn)有技術(shù)的不足在干，時鐘頻率一定的情況下，DSP的運算速度主要依賴于乘加単元的個數(shù)，而其乘加単元個數(shù)極其有限，這限制了DSP在濾波等需要大量乘加運算時的速度。例如TI的TMS320C64X系列定點DSP具有兩個乘法器，可在一個時鐘周期同時進(jìn)行4個16X 16bit運算。用該系列時鐘速度為800MHz的ー款DSP實現(xiàn)ー個100個系數(shù)的FIR濾波器，其濾波處理速度僅為32MHz。如前所述，激光多普勒雷達(dá)的數(shù)據(jù)量大，實時性要求高，那么只能利用多片DSP進(jìn)行并行處理，這增加了系統(tǒng)的復(fù)雜度和功耗，降低了穩(wěn)定性，也不利于控制成本。因此，激光多普勒雷達(dá)需要ー種速度快、精度高、結(jié)構(gòu)簡單的信號處理器。

發(fā)明內(nèi)容
針對以上分析的激光多普勒雷達(dá)信號處理面臨的問題和當(dāng)前技術(shù)的種種不足，本發(fā)明的目的是提供ー種基于現(xiàn)場可編程門陣列(FPGA)的激光多普勒雷達(dá)的信號處理器和處理方法。本發(fā)明要解決的技術(shù)問題是雷達(dá)信號處理中高速、大量數(shù)據(jù)的緩存和實時處理問題，激光多普勒雷達(dá)的中頻干擾和遠(yuǎn)距離探測的低信噪比問題。本發(fā)明充分利用FPGA的特點，配合ADC和靜態(tài)存儲器(SRAM)，實時完成激光多普勒雷達(dá)信號處理的全部工作。為此，本發(fā)明提供了ー種用FPGA實現(xiàn)的激光多普勒雷達(dá)的信號處理器，參見圖1，該信號處理器的主要結(jié)構(gòu)包括所述的ADC采樣單元由一片ADC構(gòu)成，型號為國家半導(dǎo)體公司的ADC12D1000，對輸 入的模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，輸出數(shù)字信號到FPGA處理單元；該型號ADC具有十個配置引腳PDI、PDQ、ECE、DES、TPM、NDM、FSR、CALDLY, CAL, DDRPHASE,這十個引腳都連接到 FPGA，由其通過配置總線配置，將ADC配置為兩通道分別采樣、輸出分路模式、滿量程輸入、上電延遲17ms校準(zhǔn)、時鐘比數(shù)據(jù)延遲半周期；所述的存儲單元由兩片并行的SRAM構(gòu)成，SRAM型號為Cypress公司的CY7C1034DV33 ;該型號SRAM具有三個控制引腳CE、WE、0E，這三個引腳連接到FPGA由其通過SRAM控制信號進(jìn)行控制；所述的FPGA處理單元由一片F(xiàn)PGA構(gòu)成,采用Xilinx公司的Virtex-II系列，具體型號為XC2V3000 ；FPGA處理單元包括以下十個模塊ADC配置模塊，輸出配置結(jié)束信號到控制模塊，輸出配置總線連接到ADC采樣單元;存儲接ロ模塊，輸入為采樣數(shù)據(jù)接收模塊和數(shù)據(jù)輸入模塊的數(shù)據(jù)、地址、SRAM控制信號，輸出數(shù)據(jù)、地址、SRAM控制信號到存儲單元；采樣數(shù)據(jù)接收模塊，輸入為外部采樣觸發(fā)信號、ADC采樣后的信號和控制模塊的復(fù)位信號，輸出為緩存寫入數(shù)據(jù)、地址、SRAM控制信號和采樣結(jié)束信號；數(shù)據(jù)輸入模塊，輸入為控制模塊的使能和復(fù)位信號、存儲接ロ模塊的緩存讀出數(shù)據(jù)，輸出為地址、SRAM控制信號、數(shù)據(jù)有效信號和串行數(shù)據(jù)；中頻陷波模塊，輸入為控制模塊的復(fù)位信號、數(shù)據(jù)輸入模塊的數(shù)據(jù)有效信號和串行數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和陷波后數(shù)據(jù)；2倍降采樣模塊，輸入為控制模塊的復(fù)位信號、中頻陷波模塊的數(shù)據(jù)有效信號和陷波后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)；
FFT模塊，輸入為控制模塊的復(fù)位信號、2倍降采樣模塊的數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和頻譜數(shù)據(jù)；脈沖累積模塊，輸入為控制模塊的復(fù)位信號和累積次數(shù)控制信號、FFT模塊的數(shù)據(jù)有效信號和頻譜數(shù)據(jù)，輸出為頻譜數(shù)據(jù)；峰值提取和多普勒頻率計算模塊，輸入為控制模塊的使能和復(fù)位信號；控制模塊，輸入為ADC配置模塊的配置結(jié)束信號和采樣數(shù)據(jù)接收模塊的采樣結(jié)束信號，輸出為復(fù)位信號、使能信號和累積次數(shù)控制信號；FPGA內(nèi)部各模塊的連接關(guān)系為ADC配置模塊通過其輸出的配置結(jié)束信號連接到控制模塊；采樣數(shù)據(jù)接收模塊通過采樣結(jié)束信號和復(fù)位信號與控制模塊連接，通過緩存寫入數(shù)據(jù)、地址和SRAM控制信號與存儲接ロ模塊連接；存儲接ロ模塊通過緩存讀出數(shù)據(jù)、地址和SRAM控制信號與數(shù)據(jù)輸入模塊連接；數(shù)據(jù)輸入模塊通過使能和復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和串行數(shù)據(jù)與中頻陷波模塊連接；中頻陷波模塊通過復(fù)位信號與 控制模塊連接，通過數(shù)據(jù)有效信號和陷波后數(shù)據(jù)與2倍降采樣模塊連接；2倍降采樣模塊通過復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)與FFT模塊連接；FFT模塊通過復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和頻譜數(shù)據(jù)與脈沖累積模塊連接；脈沖累積模塊通過復(fù)位信號和累積次數(shù)控制信號與控制模塊連接，通過頻譜數(shù)據(jù)與峰值提取和多普勒頻率計算模塊連接；峰值提取和多普勒頻率計算模塊通過復(fù)位和使能信號與控制模塊連接；外部模擬信號連接到ADC采樣單元所含的ADC的模擬輸入引腳，F(xiàn)PGA的I/O引腳輸出的配置總線連接到ADC的各配置引腳，ADC的數(shù)字輸出引腳連接到FPGA的I/O引腳，外部采樣觸發(fā)信號連接到FPGA的I/O引腳，F(xiàn)PGA的I/O引腳輸出的地址和SRAM控制信號分別連接到存儲單元所含的SRAM的地址引腳和各控制引腳，F(xiàn)PGA的I/O引腳輸入和輸出的數(shù)據(jù)連接到SRAM的數(shù)據(jù)引腳。本發(fā)明提供的這種用FPGA實現(xiàn)的激光多普勒雷達(dá)的信號處理器，參見圖2，其エ作的流程為a. ADC配置模塊對ADC進(jìn)行配置，該步驟結(jié)束后轉(zhuǎn)到步驟b ；b.外部觸發(fā)信號啟動采樣數(shù)據(jù)接收模塊，緩存ADC采樣單元的采樣后信號，并將其寫入存儲單元中的SRAM，存儲完畢后，發(fā)送采樣結(jié)束信號到控制模塊，該步驟結(jié)束后轉(zhuǎn)到步驟c ；c.控制模塊接收到采樣結(jié)束信號后啟動數(shù)據(jù)輸入模塊，從存儲単元中讀取單脈沖回波數(shù)據(jù)，數(shù)據(jù)依次經(jīng)過中頻陷波模塊和2倍降采樣模塊，分別進(jìn)行陷波和2倍降采樣處理，該步驟結(jié)束后轉(zhuǎn)到步驟d;d. 2倍降采樣后的數(shù)據(jù)輸入到FFT模塊，進(jìn)行傅里葉變換，得到單脈沖回波的頻譜，該步驟結(jié)束后轉(zhuǎn)到步驟e;e.脈沖累積模塊啟動，頻譜累積到該模塊的FIFO中，該步驟結(jié)束后轉(zhuǎn)到步驟f ；f. ー個單脈沖回波累積完畢后，控制模塊判斷當(dāng)前累積次數(shù)是否達(dá)到指定值，未達(dá)到指定值時，轉(zhuǎn)到步驟c ;若達(dá)到指定值，轉(zhuǎn)到步驟g ;g.峰值提取和多普勒頻率計算模塊啟動，讀取脈沖累積模塊的FIFO中存儲的多脈沖累積頻譜，找出頻譜的峰值點在序列中的位置，然后計算出多普勒頻率，信號處理結(jié)束。本雷達(dá)信號處理器的優(yōu)點在于(I)充分利用FPGA大I/O帶寬和具有大量片內(nèi)高速Block RAM的特點，構(gòu)建片內(nèi)FIFO對ADC的數(shù)據(jù)進(jìn)行緩存。然后采用多片高速SRAM，多數(shù)據(jù)點并行，將片內(nèi)FIFO的緩存數(shù)據(jù)存入SRAM。解決了高采樣率、高突發(fā)性、大數(shù)據(jù)量的回波數(shù)據(jù)存儲問題，并且實現(xiàn)簡単，設(shè)計靈活，可靠性高。(2)帶有陷波器模塊，可以大幅度抑制中頻干擾信號的幅度，使其與有用信號幅度相當(dāng)，從而減小數(shù)據(jù)的動態(tài)范圍。在實際處理中數(shù)據(jù)位寬一定的情況下，這樣能防止有用信號幅度過小而降低檢測精度。
(3)利用降采樣在保證精度的情況下適當(dāng)減少數(shù)據(jù)量。數(shù)據(jù)量的減少帶來了處理時間減少，同時能減少內(nèi)部存儲空間的使用。(4)帶有頻譜累積模塊，使得該處理器能夠處理信噪比很小的遠(yuǎn)距離目標(biāo)回波信號。(5)充分利用FPGA內(nèi)部豐富的寄存器資源，設(shè)計流水線。在數(shù)據(jù)經(jīng)過數(shù)據(jù)輸入模塊、中頻陷波模塊和2倍降采樣模塊時采用流水線方式，因此2倍降采樣模塊在經(jīng)過少量延遲后即可開始輸出降采樣后的數(shù)據(jù)，減少了處理時間和內(nèi)部存儲的使用。(6)中頻陷波模塊和2倍降采樣模塊的濾波器所需的常數(shù)乘法器利用FPGA內(nèi)部的Slice實現(xiàn)，速度比用嵌入式乘法器快。濾波器的各個乘法器為并行實現(xiàn)，可在ー個周期內(nèi)輸出ー個濾波數(shù)據(jù)，加快了處理速度。將2倍降采樣模塊的濾波器系數(shù)設(shè)計成具有対稱性，可以復(fù)用乘法器，減少了一半乘法器數(shù)量。濾波器的結(jié)構(gòu)經(jīng)過轉(zhuǎn)置，提高了最大運行速度。


圖I為本發(fā)明提出的信號處理器總體結(jié)構(gòu)框圖。圖2為本發(fā)明提出的信號處理器工作流程圖，其中M表示累積次數(shù)。圖3為陷波器結(jié)構(gòu)圖，其中も為中頻干擾頻率。圖4為降采樣所需低通濾波器的結(jié)構(gòu)圖。
具體實施例方式本發(fā)明用于的激光多普勒雷達(dá)需要測量的速度范圍為-20m/iTl00m/S，負(fù)的速度表示目標(biāo)與雷達(dá)遠(yuǎn)離，該速度范圍與1550nm波長的發(fā)射激光對應(yīng)的多普勒頻率fd為-25. 8MHz 129MHz，中頻頻率采用f嚴(yán)62. 5MHz，那么回波信號的頻率范圍變成36. 7MHz"l91. 5MHz。根據(jù)采樣定理ADC的采樣頻率定為500MHz，采樣時間為32. 768us，那么一次采樣得到N=16384點數(shù)據(jù)。發(fā)射脈沖重頻為ΙΟΚΗζ，即兩次脈沖間隔100 μ S。下面根據(jù)以上提出的具體指標(biāo)詳細(xì)介紹本發(fā)明的實現(xiàn)方式。(I)ADC采樣單元。為實現(xiàn)高速高精度采樣，本發(fā)明采用國家半導(dǎo)體公司(現(xiàn)已并入德州儀器公司)的ADC12D1000型ADC，該ADC為12bit，最高采樣率為2GSPS。本發(fā)明配置成采樣頻率500MHz，以250MHz的頻率輸出兩路并行的12bit數(shù)據(jù)，輸出采樣時鐘為125MHz。(2)存儲單元。SRAM采用Cypress公司的CY7C1034DV33，該型號SRAM容量為256KX 24bit，最快讀寫速度達(dá)125MHz。本發(fā)明的存儲單元含有2塊SRAM進(jìn)行并行處理，提供48bit的I/O帶寬，寫入時鐘為75MHz，兩塊SRAM最多能存儲64X16384點12bit數(shù)據(jù)，即64個單脈沖的數(shù)據(jù)。(3) FPGA處理單元。本發(fā)明采用Xilinx公司的Virtex-ΙΙ系列FPGA，型號為XC2V3000。該型號FPGA具有14336個Slice，96個嵌入式乘法器，96個18Kbit嵌入式RAM，
可滿足高速海量數(shù)據(jù)處理應(yīng)用。(4)采樣數(shù)據(jù)接收模塊。前述ADC的輸出接ロ帶寬為24bit，輸出數(shù)據(jù)頻率為250MHz，該模塊的輸入接ロ利用ADC同步輸出的125MHz采樣時鐘，設(shè)計為時鐘的上升下降沿同時操作，能夠滿足ADC的數(shù)據(jù)速率。接收到采樣數(shù)據(jù)后，模塊進(jìn)行一次串并轉(zhuǎn)換，將 24b it數(shù)據(jù)轉(zhuǎn)換為48bit數(shù)據(jù)，寫入到容量為2048 X 48b it的FIFO中，該FIFO的寫入時鐘為125MHz。如前所述，F(xiàn)IFO與片外存儲單元(兩片SRAM并行)的接ロ帶寬為48bit，讀出時鐘為75MHz。寫入一次采樣的16384點12bit數(shù)據(jù)所需的最大緩沖區(qū)為6553. 6 X 12bit，因此FIFO的容量是足夠的。(5)中頻陷波模塊。針對測速雷達(dá)中頻干擾幅度過大的問題，本發(fā)明在處理流程中加入中頻陷波器，對中頻進(jìn)行陷波，使其幅度與多普勒頻率處的幅度相當(dāng)或更小，使得回波數(shù)據(jù)的動態(tài)范圍大大減小，利于檢測有用信號。陷波器從信號中提取中頻干擾的初始相位和幅度參數(shù)，然后利用這兩個參數(shù)重新生成ー個信號，該信號在中頻頻率處的幅度和初始相位與中頻干擾一祥，從原信號中減去生成的這個信號，實現(xiàn)陷波。其結(jié)構(gòu)圖如圖3所示。(6) 2倍降采樣模塊，包括移頻、低通濾波和抽取。如前所述，ADC單脈沖采樣得到的數(shù)據(jù)量為16384點，陷波后數(shù)據(jù)量不變。對13684點數(shù)據(jù)直接進(jìn)行FFT變換，所需的時間長、占用的資源多，因此在保證精度的情況下，對陷波后的數(shù)據(jù)進(jìn)行2倍降采樣處理。根據(jù)降采樣理論，2倍降采樣會使頻譜展寬2倍，直接對該信號降采樣會使其頻譜范圍變?yōu)?3. 4MHz 383MHz，而采樣定理限制的信號最高頻率為250MHz，因此直接進(jìn)行降采樣會使得最高頻率超過采樣定理的限制而發(fā)生頻譜混疊。解決的方法是只取信號的單邊帯，由于實信號頻譜的対稱性，其單邊帶保留了其全部頻譜信息。準(zhǔn)備保留的頻率范圍為20MHz 200MHz，該頻率范圍完全包含了有用信號的頻率。陷波后信號首先通過移頻器進(jìn)行移頻，將陷波后信號乘以復(fù)頻率信號cosQjifW-jsinQjifit)，ffllOMHz，那么回波信號的頻譜整體左移110MHz，擬保留的頻譜范圍變?yōu)?90MHz 90MHz。然后通過通帶為-90MHz 90MHz的低通濾波器，所得的信號即為原20MHz 200MHz處的信號。注意現(xiàn)在的信號已經(jīng)由原來的16284點實數(shù)變?yōu)?6284點復(fù)數(shù)。最后對該復(fù)數(shù)據(jù)進(jìn)行2倍抽取，可得到8192點數(shù)據(jù)，運算量變?yōu)樵瓉淼囊话?。FPGA中可以方便的利用乘法器和內(nèi)部Block RAM構(gòu)成移頻器。BlockRAM配置成ROM形式，其中存有移頻頻率信號的抽樣值。低通濾波器結(jié)構(gòu)如圖4所示，設(shè)計為32點FIR濾波器，系數(shù)具有対稱性，相同的系數(shù)共同使用一個乘法器，節(jié)省了資源。濾波器用轉(zhuǎn)置結(jié)構(gòu)實現(xiàn)，這在使用FPGA實現(xiàn)時可以減少所需建立保持時間，利于提高最大運行速度?？紤]到濾波器的系數(shù)為常數(shù)，使用Slice構(gòu)造乘法器而不是嵌入式乘法器，這樣的好處是實現(xiàn)速度快，且節(jié)省了嵌入式乘法器的資源。因為FIR濾波器需要大量乘法器，如果用嵌入式乘法器，只有少數(shù)高端型號的FPGA才能提供如此多的數(shù)量，這顯然不利于成本控制，而且容易造成大量其他資源的浪費。而利用分布式實現(xiàn)，不占用嵌入式乘法器，還可充分利用剰余的邏輯資源。與DSP相比，F(xiàn)PGA可由設(shè)計者根據(jù)實際需要靈活地實現(xiàn)各種結(jié)構(gòu)，使用內(nèi)部的邏輯資源，可以并行實現(xiàn)分布式乘法器，因此濾波器可以并行處理，加快了處理速度。(7) FFT模塊。該模塊對降采樣后的數(shù)據(jù)進(jìn)行FFT，得到頻譜。因為FFT之前經(jīng)過了降采樣，數(shù)據(jù)量減少，對FFT的速度降低了要求，本發(fā)明的FFT模塊為基2實現(xiàn)，使用完全的串行結(jié)構(gòu)，也就是只有一個蝶形運算單元。這種方式比并行方式設(shè)計簡單，實現(xiàn)方便，可維護(hù)性強，資源利用也較少。不考慮讀寫緩存等的周期，本處理器實現(xiàn)8192點FFT需4096 X 13=53248周期，時鐘頻率為50MHz時需用時1064. 96 μ S。FPGA內(nèi)部的Block RAM資源豐富，可以為FFT提供中間數(shù)據(jù)的緩存。(8)脈沖累積模塊。雷達(dá)每發(fā)射一個脈沖得到的回波信號為ー個單脈沖回波，雷達(dá)在探測遠(yuǎn)距離時，得到的回波信號弱，而噪聲相對較強，因此單脈沖的信噪比很低，需要采用多脈沖累積方式提高信噪比。脈沖累積分為相干脈沖累積和非相干脈沖累積，相干累積對信噪比的提高如下式(I)所示SNRifcoherent=MXSNRs (I)式中，SNRltlcoherent為相干累積后的信噪比，M為累積脈沖數(shù)，SNRs為單脈沖信噪比。相干脈沖累積效果較好，但要求脈沖的相位具有相關(guān)性，在現(xiàn)實中難以做到。本發(fā)明采用非相干累積，非相干累積對信噪比的提高如下式(2)所示SNRMnoncoherent = X SNRs(2)式中，SNRfc—t為非相干累積后的信噪比。非相干累積不要求脈沖相位具有相關(guān)性，F(xiàn)FT模塊輸出的單脈沖頻譜數(shù)據(jù)直接輸入累積模塊，累加到FIFO中。根據(jù)系統(tǒng)要求的速度刷新率和單脈沖處理所需的時間，可以計算出最多累積的次數(shù)?？梢姡瑔蚊}沖的處理速度，即中頻陷波、2倍降采樣和FFT的速度，直接與可累積的脈沖次數(shù)相關(guān)。如果單脈沖處理速度慢，那么累積次數(shù)少，信噪比低，甚至信號被完全湮沒在噪聲中，無法檢測出多普勒頻率。單脈沖處理速度越快，在系統(tǒng)規(guī)定的時間內(nèi)可以累積的次數(shù)就越多，得到的信噪比就越大，越容易檢測出信號。(9)峰值提取及計算多普勒頻率模塊。累積一定次數(shù)后，得到最終的頻譜，需要檢測頻譜幅度的最大值對應(yīng)的序號。設(shè)譜峰對應(yīng)第η個數(shù)據(jù)點，且有0<n<N/2。如果η小于Ν/4，說明譜峰在正頻率處；如果η大于Ν/4，說明譜峰在負(fù)頻率處，需要將其換算到負(fù)值?？紤]到2倍降采樣有頻譜展寬和左移頻110MHz，那么原回波信號的頻譜峰值處頻率fmax如式(3)所示
權(quán)利要求
1.一種基于FPGA的激光多普勒雷達(dá)信號處理器，包括ADC采樣單元、存儲單元和FPGA處理單元；其特征在于 所述的ADC采樣單元由一片模數(shù)轉(zhuǎn)換器ADC構(gòu)成，型號為國家半導(dǎo)體公司的ADC12D1000，對輸入 的模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，輸出數(shù)字信號到FPGA處理單元；該型號ADC具有十個配置引腳PDI、PDQ、ECE、DES、TPM、NDM、FSR、CALDLY, CAL, DDRPHASE,這十個引腳都連接到FPGA，由其通過配置總線配置，將ADC配置為兩通道分別采樣、輸出分路模式、滿量程輸入、上電延遲17ms校準(zhǔn)、時鐘比數(shù)據(jù)延遲半周期； 所述的存儲單元由兩片并行的靜態(tài)存儲器SRAM構(gòu)成，SRAM型號為Cypress公司的CY7C1034DV33 ;該型號SRAM具有三個控制引腳CE、WE、OE，這三個引腳連接到FPGA由其通過SRAM控制信號進(jìn)行控制； 所述的FPGA處理單元由一片現(xiàn)場可編程門陣列FPGA構(gòu)成，采用Xilinx公司的Virtex-II系列，具體型號為XC2V3000 ;FPGA處理單元包括以下十個模塊 ADC配置模塊，輸出配置結(jié)束信號到控制模塊，輸出配置總線連接到ADC采樣單元；存儲接口模塊，輸入為采樣數(shù)據(jù)接收模塊和數(shù)據(jù)輸入模塊的數(shù)據(jù)、地址、SRAM控制信號，輸出數(shù)據(jù)、地址、SRAM控制信號到存儲單元； 采樣數(shù)據(jù)接收模塊，輸入為外部采樣觸發(fā)信號、ADC采樣后的信號和控制模塊的復(fù)位信號，輸出為緩存寫入數(shù)據(jù)、地址、SRAM控制信號和采樣結(jié)束信號； 數(shù)據(jù)輸入模塊，輸入為控制模塊的使能和復(fù)位信號、存儲接口模塊的緩存讀出數(shù)據(jù)，輸出為地址、SRAM控制信號、數(shù)據(jù)有效信號和串行數(shù)據(jù)； 中頻陷波模塊，輸入為控制模塊的復(fù)位信號、數(shù)據(jù)輸入模塊的數(shù)據(jù)有效信號和串行數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和陷波后數(shù)據(jù)； 2倍降采樣模塊，輸入為控制模塊的復(fù)位信號、中頻陷波模塊的數(shù)據(jù)有效信號和陷波后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)； FFT模塊，輸入為控制模塊的復(fù)位信號、2倍降采樣模塊的數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)，輸出為數(shù)據(jù)有效信號和頻譜數(shù)據(jù)； 脈沖累積模塊，輸入為控制模塊的復(fù)位信號和累積次數(shù)控制信號、FFT模塊的數(shù)據(jù)有效信號和頻譜數(shù)據(jù)，輸出為頻譜數(shù)據(jù)； 峰值提取和多普勒頻率計算模塊，輸入為控制模塊的使能和復(fù)位信號； 控制模塊，輸入為ADC配置模塊的配置結(jié)束信號和采樣數(shù)據(jù)接收模塊的采樣結(jié)束信號，輸出為復(fù)位信號、使能信號和累積次數(shù)控制信號； FPGA內(nèi)部各模塊的連接關(guān)系為ADC配置模塊通過其輸出的配置結(jié)束信號連接到控制模塊；采樣數(shù)據(jù)接收模塊通過采樣結(jié)束信號和復(fù)位信號與控制模塊連接，通過緩存寫入數(shù)據(jù)、地址和SRAM控制信號與存儲接口模塊連接；存儲接口模塊通過緩存讀出數(shù)據(jù)、地址和SRAM控制信號與數(shù)據(jù)輸入模塊連接；數(shù)據(jù)輸入模塊通過使能和復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和串行數(shù)據(jù)與中頻陷波模塊連接；中頻陷波模塊通過復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和陷波后數(shù)據(jù)與2倍降采樣模塊連接；2倍降采樣模塊通過復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和降采樣后數(shù)據(jù)與FFT模塊連接；FFT模塊通過復(fù)位信號與控制模塊連接，通過數(shù)據(jù)有效信號和頻譜數(shù)據(jù)與脈沖累積模塊連接；脈沖累積模塊通過復(fù)位信號和累積次數(shù)控制信號與控制模塊連接，通過頻譜數(shù)據(jù)與峰值提取和多普勒頻率計算模塊連接；峰值提取和多普勒頻率計算模塊通過復(fù)位和使能信號與控制模塊連接; 外部模擬信號連接到ADC采樣單元所含的ADC的模擬輸入引腳，F(xiàn)PGA的I/O引腳輸出的配置總線連接到ADC的各配置引腳，ADC的數(shù)字輸出引腳連接到FPGA的I/O引腳，外部采樣觸發(fā)信號連接到FPGA的I/O引腳，F(xiàn)PGA的I/O引腳輸出的地址和SRAM控制信號分別連接到存儲單元所含的SRAM的地址引腳和各控制引腳，F(xiàn)PGA的I/O引腳輸入和輸出的數(shù)據(jù)連接到SRAM的數(shù)據(jù)引腳。
2.一種基于如權(quán)利要求I所述的雷達(dá)信號處理器的信號處理方法，其特征在于，包括以下步驟 a.ADC配置模塊對ADC進(jìn)行配置，該步驟結(jié)束后轉(zhuǎn)到步驟b ； b.外部觸發(fā)信號啟動采樣數(shù)據(jù)接收模塊，緩存ADC采樣單元的采樣后信號，并將其寫入存儲單元中的SRAM，存儲完畢后，發(fā)送采樣結(jié)束信號到控制模塊，該步驟結(jié)束后轉(zhuǎn)到步驟c ； C.控制模塊接收到采樣結(jié)束信號后啟動數(shù)據(jù)輸入模塊，從存儲單元中讀取單脈沖回波數(shù)據(jù)，數(shù)據(jù)依次經(jīng)過中頻陷波模塊和2倍降采樣模塊，分別進(jìn)行陷波和2倍降采樣處理，該步驟結(jié)束后轉(zhuǎn)到步驟d ； d.2倍降采樣后的數(shù)據(jù)輸入到FFT模塊，進(jìn)行傅里葉變換，得到單脈沖回波的頻譜，該步驟結(jié)束后轉(zhuǎn)到步驟e ； e.脈沖累積模塊啟動，頻譜累積到該模塊的FIFO中，該步驟結(jié)束后轉(zhuǎn)到步驟f； f.一個單脈沖回波累積完畢后，控制模塊判斷當(dāng)前累積次數(shù)是否達(dá)到指定值，未達(dá)到指定值時，轉(zhuǎn)到步驟c ;若達(dá)到指定值，轉(zhuǎn)到步驟g ; g.峰值提取和多普勒頻率計算模塊啟動，讀取脈沖累積模塊的FIFO中存儲的多脈沖累積頻譜，找出頻譜的峰值點在序列中的位置，然后計算出多普勒頻率，信號處理結(jié)束。
全文摘要
本發(fā)明公開了一種基于FPGA的激光多普勒雷達(dá)信號處理器，涉及雷達(dá)信號處理領(lǐng)域。包括ADC采樣單元、存儲單元和FPGA處理單元。其中FPGA處理單元包括ADC配置模塊、存儲接口模塊、采樣數(shù)據(jù)接收模塊、數(shù)據(jù)輸入模塊、中頻陷波模塊、2倍降采樣模塊、FFT模塊、脈沖累積模塊、峰值提取和多普勒頻率輸出模塊、控制模塊。上電后由FPGA配置ADC，等待外部觸發(fā)信號，該信號有效后FPGA開始接收ADC采樣后的數(shù)據(jù)，采樣數(shù)據(jù)經(jīng)由FPGA全部存入存儲單元緩存，再從存儲單元讀入到FPGA進(jìn)行處理。本發(fā)明充分利用了FPGA的特點，處理速度快、結(jié)構(gòu)簡單，克服了激光多普勒雷達(dá)用于測速時的中頻干擾和數(shù)據(jù)量大等問題，有利于控制激光多普勒雷達(dá)的成本和復(fù)雜度。
文檔編號G01S7/48GK102736074SQ20121021150
公開日2012年10月17日 申請日期2012年6月25日 優(yōu)先權(quán)日2012年6月25日
發(fā)明者凌元, 吳軍, 崔桂華, 湯振華, 洪光烈, 程高超, 舒嶸 申請人:中國科學(xué)院上海技術(shù)物理研究所