專(zhuān)利名稱(chēng)：一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法及fpga裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及儀器數(shù)字檢測(cè)技術(shù)領(lǐng)域，尤其涉及一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法及FPGA裝置。
背景技術(shù)：
多通道數(shù)字頻率計(jì)在天文學(xué)、物理學(xué)以及生物醫(yī)學(xué)等許多領(lǐng)域均有應(yīng)用，作為石油儀器的檢測(cè)設(shè)備在石油石化行業(yè)中也具有很大的應(yīng)用空間。隨著石油儀器設(shè)備自主研發(fā)的深入，國(guó)內(nèi)適用井下工作環(huán)境的壓力計(jì)、溫度計(jì)等傳感器產(chǎn)品快速發(fā)展，同時(shí)對(duì)相應(yīng)的石油儀器檢測(cè)設(shè)備需求也大幅增加，由于市場(chǎng)缺乏配套的檢測(cè)設(shè)備造成國(guó)產(chǎn)石油儀器成品檢驗(yàn)效率低下。多通道數(shù)字頻率計(jì)作為石油儀器的檢測(cè)設(shè)備在石油石化行業(yè)中應(yīng)用市場(chǎng)尤為寬廣。以往我國(guó)石油石化領(lǐng)域中的高精尖儀器設(shè)備主要依賴(lài)進(jìn)口國(guó)外石油儀器生產(chǎn)廠商的產(chǎn)品，往往是價(jià)格昂貴，大幅度的增加了生產(chǎn)成本。隨著近幾年國(guó)家關(guān)于研發(fā)我國(guó)自主知識(shí)產(chǎn)權(quán)的鼓勵(lì)政策出臺(tái)，加大自主研發(fā)石油儀器設(shè)備的投入，帶動(dòng)起國(guó)內(nèi)井下耐高溫耐高壓高精度壓力、溫度計(jì)等井下儀器研發(fā)領(lǐng)域的快速發(fā)展，因此，對(duì)于相應(yīng)的石油儀器檢測(cè)設(shè)備的需求也大幅增加，由于市場(chǎng)相關(guān)配套的檢測(cè)設(shè)備匱乏造成國(guó)產(chǎn)石油儀器成品檢驗(yàn)的效率低下。較之其他多通道數(shù)字頻率計(jì)實(shí)現(xiàn)，現(xiàn)有技術(shù)存在一種多通道數(shù)字頻率計(jì)，其為使用整型電路，通過(guò)閘門(mén)電路、計(jì)時(shí)器、單片機(jī)等技術(shù)實(shí)現(xiàn)多通道數(shù)字頻率計(jì)的技術(shù)方案，但其為定制電路，存在成本高，而門(mén)電路數(shù)目有限的缺點(diǎn)。綜上可見(jiàn)，如何以較低成本實(shí)現(xiàn)多通道數(shù)字頻率計(jì)，這是目前亟待解決的一個(gè)技術(shù)問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法及FPGA裝置，以提供一種以較低成本實(shí)現(xiàn)多通道數(shù)字頻率計(jì)的技術(shù)實(shí)現(xiàn)方案。一方面，本發(fā)明實(shí)施例提供了一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法，所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法包括通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)；利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述方法還包括利用所述FPGA中的譯碼模塊獲取測(cè)量控制命令；根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的測(cè)量信號(hào)。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述方法還包括利用所述FPGA中的中值濾波模塊對(duì)獲取的所述、測(cè)量信號(hào)進(jìn)行濾波處理，以去除信號(hào)噪聲。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述利用所述FPGA中的中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值0或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié) 果大于半數(shù)，則輸出端口輸出I ;如小于表決數(shù)的一半，則輸出端口輸出0 ;每一次判決完成后，整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。另一方面，本發(fā)明實(shí)施例提供了一種進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置包括頻率計(jì)數(shù)模塊，用于通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)，并對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；串口通信模塊，用于將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括譯碼模塊和控制器模塊，在所述頻率計(jì)數(shù)模塊通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述譯碼模塊獲取所述控制器模塊測(cè)量控制命令，根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的測(cè)量信號(hào)。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括中值濾波模塊，在所述頻率計(jì)數(shù)模塊利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，以去除信號(hào)噪聲。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述中值濾波模塊，用于利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。優(yōu)選的，在本發(fā)明一實(shí)施例中，所述中值濾波模塊，進(jìn)一步用于以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值0或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié)果大于半數(shù)，貝1J輸出端口輸出I ;如小于表決數(shù)的一半，貝1J輸出端口輸出0 ;—次判決完成后，整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。上述技術(shù)方案具有如下有益效果因?yàn)椴捎猛ㄟ^(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)；利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；將所述測(cè)量結(jié)果上報(bào)給上位機(jī)的技術(shù)手段，所以達(dá)到了如下技術(shù)效果提供了一種以較低成本實(shí)現(xiàn)多通道數(shù)字頻率計(jì)的技術(shù)實(shí)現(xiàn)方案。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本發(fā)明實(shí)施例一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法流程圖；圖2為本發(fā)明實(shí)施例一種進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置結(jié)構(gòu)示意圖；圖3是本發(fā)明應(yīng)用實(shí)例FPGA系統(tǒng)功能方框結(jié)構(gòu)示意圖；圖4是本發(fā)明應(yīng)用實(shí)例控制器模塊結(jié)構(gòu)示意圖；圖5是本發(fā)明應(yīng)用實(shí)例控制器模塊主程序流程圖；圖6是本發(fā)明應(yīng)用實(shí)例頻率計(jì)數(shù)模塊結(jié)構(gòu)示意圖；圖7是本發(fā)明應(yīng)用實(shí)例精確計(jì)數(shù)頻率計(jì)主控結(jié)構(gòu)圖； 圖8是本發(fā)明應(yīng)用實(shí)例仿真時(shí)序圖；圖9是本發(fā)明應(yīng)用實(shí)例中值濾波模塊結(jié)構(gòu)示意圖；圖10是本發(fā)明應(yīng)用實(shí)例中值濾波模塊圖邏輯電路示意圖；圖11是本發(fā)明應(yīng)用實(shí)例通信模塊傳輸連接結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。如圖I所示，為本發(fā)明實(shí)施例一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法流程圖，所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法包括101、通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)；102、利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量
結(jié)果;103、將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。優(yōu)選的，所述通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述方法還包括利用所述FPGA中的譯碼模塊獲取測(cè)量控制命令；根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的測(cè)量信號(hào)。優(yōu)選的，所述利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述方法還包括利用所述FPGA中的中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，以去除"[目號(hào)噪聲。優(yōu)選的，所述利用所述FPGA中的中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。優(yōu)選的，所述采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值0或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié)果大于半數(shù)，貝1J輸出端口輸出I ;如小于表決數(shù)的一半，貝1J輸出端口輸出0 ;每一次判決完成后，整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。對(duì)應(yīng)于上述方法實(shí)施例，如圖2所示，為本發(fā)明實(shí)施例一種進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置結(jié)構(gòu)示意圖，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置2包括頻率計(jì)數(shù)模塊21，用于通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)，并對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；串口通信模塊22，用于將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。優(yōu)選的，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括譯碼模塊和控制器模塊，在所述頻率計(jì)數(shù)模塊通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述譯碼模塊獲取所述控制器模塊測(cè)量控制命令，根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的測(cè)量信號(hào)。優(yōu)選的，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括中值濾波模塊，在所述頻率計(jì)數(shù)模塊利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，以去除信號(hào)噪聲。優(yōu)選的，所述中值濾波模塊，用于利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。優(yōu)選的，所述中值濾波模塊，進(jìn)一步用于以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值0或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié)果大于半數(shù)，則輸出端口輸出I ;如小于表決數(shù)的一半，貝1J輸出端口輸出0 次判決完成后,整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。本發(fā)明實(shí)施例上述方法和裝置技術(shù)方案具有如下有益效果因?yàn)椴捎猛ㄟ^(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)；利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；將所述測(cè)量結(jié)果上報(bào)給上位機(jī)的技術(shù)手段，所以達(dá)到了如下技術(shù)效果提供了一種以較低成本實(shí)現(xiàn)多通道數(shù)字頻率計(jì)的技術(shù)實(shí)現(xiàn)方案。本發(fā)明實(shí)施例使用先進(jìn)的可編程門(mén)陣列邏輯設(shè)計(jì)技術(shù)，采用單邏輯芯片實(shí)現(xiàn)多通道獨(dú)立精確計(jì)數(shù)及測(cè)量控制的多通道虛擬頻率計(jì)儀器，具有可操作性強(qiáng)、體系結(jié)構(gòu)邏輯單元靈活、集成度高等特點(diǎn)，可以填補(bǔ)我國(guó)石油儀器多通道頻率檢測(cè)的空白。FPGA (FieldProgrammable Gate Array)是一種微電子領(lǐng)域被廣泛使用的可編程邏輯器件,作為專(zhuān)用集成電路(ASIC)的一種半定制電路，它即解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)目有限的缺點(diǎn)。隨著半導(dǎo)體工藝的進(jìn)步，F(xiàn)PGA的成本不斷降低，性能也有了顯著提升，同時(shí)不斷集成一些新的硬件資源，如內(nèi)嵌DSP、內(nèi)嵌RAM塊、鎖相環(huán)PLL、高速外部存儲(chǔ)器接口等。以下結(jié)合附圖及應(yīng)用實(shí)例對(duì)本發(fā)明上述實(shí)施例作進(jìn)一步詳述本發(fā)明應(yīng)用實(shí)例基于可編程門(mén)陣列(FPGA)的多通道虛擬頻率計(jì)的計(jì)數(shù)部分使用的是由ALTERA公司生產(chǎn)的Cyclone III EP3C10E144C8芯片實(shí)現(xiàn)，以下描述中的控制器模塊、頻率計(jì)數(shù)模塊、中值濾波模塊、譯碼模塊、串口通信模塊使用Verilog HDL硬件編程語(yǔ)言實(shí)現(xiàn)，上位PC機(jī)運(yùn)行的控制軟件使用Borland C++ Builder進(jìn)行編寫(xiě)，實(shí)現(xiàn)對(duì)系統(tǒng)的控制和顯示功能?；诳删幊涕T(mén)陣列實(shí)現(xiàn)的多通道虛擬數(shù)字頻率計(jì)的整體設(shè)計(jì)模塊如圖3所示。控制器模塊是系統(tǒng)的核心部分，如圖4所示，由外部有源50MHz晶體振蕩器產(chǎn)生FPGA的時(shí)鐘信號(hào)；低電平啟動(dòng)控制startn和單次頻率測(cè)量控制single信號(hào)作為輸入端口與串口通信、模塊的接收部分連接，輸入狀態(tài)由上位機(jī)的指令控制；頻率計(jì)數(shù)進(jìn)行中的忙信號(hào)busy由32組頻率測(cè)量模塊的計(jì)數(shù)結(jié)束信號(hào)START共同異或后取反得到，busy為高電平I表示所有32組頻率計(jì)數(shù)模塊計(jì)數(shù)結(jié)束，此時(shí)可發(fā)送計(jì)數(shù)結(jié)果；CLR為清零信號(hào)、CL為頻率計(jì)數(shù)模塊的預(yù)置門(mén)控信號(hào)，CL信號(hào)產(chǎn)生一個(gè)下降沿后開(kāi)始發(fā)送CLKOUT信號(hào)到串口通信模塊發(fā)送部分的WR端口，控制數(shù)據(jù)的發(fā)送；9位SEL[8. . 0]用于輸出32組頻率計(jì)數(shù)模塊的數(shù)據(jù)地址編碼，每個(gè)模塊數(shù)據(jù)占用8個(gè)地址，共計(jì)256組數(shù)據(jù)地址，數(shù)據(jù)傳輸時(shí)在使能信號(hào)的控制下依次導(dǎo)通32組頻率計(jì)數(shù)模塊逐個(gè)地址發(fā)送數(shù)據(jù)到上位機(jī) 。由50MHz時(shí)鐘信號(hào)分頻產(chǎn)生頻率為IMHz的clklM信號(hào)，作為其他事件的時(shí)鐘觸發(fā)源。間隔1250個(gè)clklM時(shí)鐘周期(即間隔約I. 25ms)后產(chǎn)生一個(gè)clk_equ信號(hào)，clk_equ信號(hào)的上升沿為控制器模塊內(nèi)部主控制程序的觸發(fā)源，主控制程序方框圖如圖5所示。頻率計(jì)數(shù)模塊如圖6所示，系統(tǒng)采用32組完全相同的計(jì)數(shù)模塊，以其中一組為例闡述其工作原理?；趥鹘y(tǒng)測(cè)量原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)信號(hào)的頻率變化而變化，使用中具有較大的局限性。而本設(shè)計(jì)采用的頻率計(jì)數(shù)法針對(duì)不同的測(cè)量頻率控制采樣門(mén)的寬度，使頻率計(jì)數(shù)模塊可以在整個(gè)測(cè)量范圍內(nèi)具有相等的精確頻率測(cè)量精度。如圖7所示，預(yù)置門(mén)控信號(hào)CL由控制器模塊發(fā)出，BENA和ENA分別是兩個(gè)可控的32位高速計(jì)數(shù)器的計(jì)數(shù)允許信號(hào)端，高電平有效。外部50MHz標(biāo)準(zhǔn)晶振源從時(shí)鐘信號(hào)輸入端BCLK輸入，用Fclk來(lái)代表其頻率；經(jīng)中值濾波模塊整形后的被測(cè)信號(hào)從信號(hào)檢測(cè)端口TCLK端輸入，用Fx來(lái)代表其頻率。頻率測(cè)量開(kāi)始前，進(jìn)行初始化操作，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置零并且D觸發(fā)器通過(guò)信號(hào)ENA禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。由控制器模塊發(fā)出允許測(cè)量命令，即令預(yù)置門(mén)控信號(hào)CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí)，Q端才被置I (此時(shí)START為高電平)，與此同時(shí)啟動(dòng)兩個(gè)計(jì)數(shù)器，進(jìn)入如圖8所示的START高電平時(shí)間段內(nèi)，當(dāng)預(yù)置門(mén)控信號(hào)CL變?yōu)榈碗娖綍r(shí)，兩個(gè)計(jì)數(shù)器并沒(méi)有停止計(jì)數(shù)，而是一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò)D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。由圖8可見(jiàn)，CL的寬度和發(fā)生時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)(START)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào)TCLK的完整周期數(shù)，確保了 TCLK在任何頻率下都能保持恒定的精度。這里假設(shè)在預(yù)置門(mén)時(shí)間內(nèi)對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)時(shí)鐘源的計(jì)數(shù)值為Nclk，則有關(guān)系式Fx/Nx=Fclk/Nclk，所以被測(cè)信號(hào)的頻率計(jì)算公式為Fx= (Fclk/Nclk) *Nx。由于多通道脈沖測(cè)量，存在信號(hào)間相互串?dāng)_的問(wèn)題，F(xiàn)PGA在信號(hào)的讀取時(shí)會(huì)把本應(yīng)為高電平I的信號(hào)誤讀為低電平0，會(huì)造成頻率測(cè)量結(jié)果的增加，產(chǎn)生較大誤差。系統(tǒng)的中值濾波模塊解決了這種干擾問(wèn)題。如圖9所示，是本發(fā)明應(yīng)用實(shí)例中值濾波模塊結(jié)構(gòu)示意圖；如圖10所示，是本發(fā)明應(yīng)用實(shí)例中值濾波模塊圖邏輯電路示意圖其原理為以奇位二進(jìn)制數(shù)組成一滑動(dòng)窗口，每次clock上升沿時(shí)輸入端口處的D觸發(fā)器導(dǎo)通，輸入信號(hào)din高電平為I、低電平為0，將其值放入數(shù)組最高位，并對(duì)數(shù)組中所有的奇數(shù)個(gè)二進(jìn)制值變量進(jìn)行多數(shù)判決運(yùn)算，以確定相應(yīng)的輸出值，然后數(shù)組數(shù)據(jù)滾動(dòng)右移一次，待下次clock上升沿時(shí)再將新的輸入信號(hào)置入7位數(shù)組最高位，重復(fù)上述運(yùn)算。對(duì)奇數(shù)位二進(jìn)制數(shù)多數(shù)判決，在每次clock下降沿時(shí)輸出端口 dout處的D觸發(fā)器開(kāi)通，判決結(jié)果若大于半數(shù)則輸出端口輸出為高電平I否則為低電平O，這種方式的效果等同于常規(guī)中值濾波方法進(jìn)行數(shù)據(jù)排序后取中值的結(jié)果。本設(shè)計(jì)所采用的這種中值濾波方法相對(duì)于常規(guī)中值濾波進(jìn)行數(shù)據(jù)排序后取中值的方法，在利用數(shù)字邏輯電路實(shí)現(xiàn)時(shí)，效率更高，運(yùn)行速度更快。譯碼模塊的主要作用就是接收控制器模塊的數(shù)據(jù)地址編碼后進(jìn)行譯碼，利用32組使能信號(hào)EMTEN31 (低電平有效)分別控制每個(gè)頻率計(jì)數(shù)模塊的讀出，使32組頻率計(jì)數(shù)模塊按順序完成相應(yīng)通道待測(cè)信號(hào)的頻率計(jì)數(shù)的讀出。串口通信模塊連接如圖11所示，本發(fā)明與上位機(jī)采用UART即通用異步收發(fā)器通信方式，采用串口通信協(xié)議，UART發(fā)送部分將準(zhǔn)備輸出的并行數(shù)據(jù)，按照基本UART幀格式，轉(zhuǎn)為T(mén)XD信號(hào)串行輸出，這里串行化時(shí)的時(shí)鐘信號(hào)只要使用對(duì)應(yīng)要求的波特率的本地時(shí)鐘即可，系統(tǒng)的波特率為9600bps。UART接收部分接收RXD串行信號(hào)，并將其轉(zhuǎn)化為并行數(shù)據(jù)，收發(fā)設(shè)備間的時(shí)鐘誤差是會(huì)累計(jì)的，會(huì)導(dǎo)致接收數(shù)據(jù)不正確，本發(fā)明采用一個(gè)遠(yuǎn)高于波特率的、只有波特率時(shí)鐘周期十六分之一的本地時(shí)鐘信號(hào)對(duì)輸入信號(hào)的RXD不斷地采樣，以不斷的讓接收器與發(fā)送器保持同步，其時(shí)鐘由分頻器產(chǎn)生。發(fā)送部分相傳輸數(shù)據(jù)組 成包括I位起始位、I位停止位、8位數(shù)據(jù)位，無(wú)奇偶校驗(yàn)位，共計(jì)10位數(shù)據(jù)，按傳輸速率為9600bit/S計(jì)算傳送10位數(shù)據(jù)所需時(shí)間約為I. 04ms,發(fā)送控制信號(hào)WR由控制器模塊的輸出端口 CLKOUT給出，每發(fā)生一個(gè)CLKOUT信號(hào)后發(fā)送一組十位數(shù)據(jù)，CLKOUT信號(hào)間隔I. 25ms，此時(shí)間滿足10 bit數(shù)據(jù)發(fā)送需求。測(cè)量一次32通道待測(cè)頻率共需要發(fā)送256組數(shù)據(jù)約266. 24mso上位PC機(jī)采用串口讀取軟件就可實(shí)現(xiàn)與本發(fā)明FPGA的通信，包括數(shù)據(jù)的讀取顯不與發(fā)送等。為驗(yàn)證本發(fā)明的實(shí)際測(cè)試效果，利用ALTERA公司的Cyclone III EP3C10E144C8FPGA芯片外接50MHz時(shí)鐘源，通過(guò)不同的分頻方式產(chǎn)生32種不同頻率的信號(hào)作為待測(cè)信號(hào)，利用設(shè)計(jì)完成的虛擬儀器共進(jìn)行六次測(cè)試實(shí)驗(yàn)，數(shù)據(jù)測(cè)量結(jié)果如下表I所示。每個(gè)通道的測(cè)量數(shù)據(jù)與該通道六次測(cè)量的均值基本相等，且每個(gè)通道六次測(cè)量后的方差很小，說(shuō)明系統(tǒng)32通道同時(shí)測(cè)量的結(jié)果穩(wěn)定程度很高，對(duì)于通道間信號(hào)的隨機(jī)串?dāng)_抑制效果良好，達(dá)到了預(yù)期的設(shè)計(jì)目的。通 I '&、 g 2 次 S 3 次第 4、&、 5 r,次 3 6 ;> 漏 fi" f. >0
'M 中-tt: Hz 中.P:: Hz T-fiV； HzU -學(xué).R: Hz eV1-iy]； Hz '〒均值^
!50002. 1權(quán)利要求
1.一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法，其特征在于，所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法包括 通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)； 利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果； 將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。
2.如權(quán)利要求I所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法，其特征在于，所述通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述方法還包括 利用所述FPGA中的譯碼模塊獲取測(cè)量控制命令； 根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的 測(cè)量信號(hào)。
3.如權(quán)利要求I所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法，其特征在于，所述利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述方法還包括 利用所述FPGA中的中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，以去除信號(hào)噪聲。
4.如權(quán)利要求3所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法，其特征在于，所述利用所述FPGA中的中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括 利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。
5.如權(quán)利要求4所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法，其特征在于，所述采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，包括 以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值O或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié)果大于半數(shù)，則輸出端口輸出I ;如小于表決數(shù)的一半，則輸出端口輸出O ;每一次判決完成后，整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。
6.一種進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，其特征在于，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置包括 頻率計(jì)數(shù)模塊，用于通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)，并對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果； 串口通信模塊，用于將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。
7.如權(quán)利要求6所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，其特征在于，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括 譯碼模塊和控制器模塊，在所述頻率計(jì)數(shù)模塊通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)之前，所述譯碼模塊獲取所述控制器模塊測(cè)量控制命令，根據(jù)所述測(cè)量控制命令控制多通道輸入通道進(jìn)行選定導(dǎo)通，以獲取多通道被測(cè)儀器的測(cè)量信號(hào)。
8.如權(quán)利要求6所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，其特征在于，所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置還包括 中值濾波模塊，在所述頻率計(jì)數(shù)模塊利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量之前，所述中值濾波模塊對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理，以去除信號(hào)噪聲。
9.如權(quán)利要求8所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，其特征在于， 所述中值濾波模塊，用于利用所述FPGA中的中值濾波模塊，通過(guò)數(shù)字邏輯電路，采用中值濾波方法對(duì)獲取的所述測(cè)量信號(hào)進(jìn)行濾波處理。
10.如權(quán)利要求9所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置，其特征在于，所述中值濾波模塊，進(jìn)一步用于以7位測(cè)量數(shù)據(jù)組成一滑動(dòng)窗口，并以時(shí)鐘上升沿為中值計(jì)算的觸發(fā)事件，每當(dāng)時(shí)鐘上升沿觸發(fā)時(shí)，將輸入端口的二進(jìn)制值0或I置入滑動(dòng)窗口的最高位，然后將數(shù)組中7個(gè)二進(jìn)制數(shù)進(jìn)行多數(shù)判決若結(jié)果大于半數(shù)，則輸出端口輸出I ;如小于表 決數(shù)的一半，則輸出端口輸出0 ;—次判決完成后，整個(gè)滑動(dòng)窗口向前滑動(dòng)一位，以等待下一次時(shí)鐘的上升沿觸發(fā)事件。
全文摘要
本發(fā)明實(shí)施例提供一種進(jìn)行多通道數(shù)字頻率測(cè)量的方法及FPGA裝置，所述進(jìn)行多通道數(shù)字頻率測(cè)量的方法包括通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)；利用所述FPGA中的頻率計(jì)數(shù)模塊對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。所述進(jìn)行多通道數(shù)字頻率測(cè)量的FPGA裝置包括頻率計(jì)數(shù)模塊，用于通過(guò)FPGA獲取多通道被測(cè)儀器的測(cè)量信號(hào)，并對(duì)所述測(cè)量信號(hào)進(jìn)行計(jì)數(shù)測(cè)量，獲取測(cè)量結(jié)果；串口通信模塊，用于將所述測(cè)量結(jié)果上報(bào)給上位機(jī)。本發(fā)明實(shí)施例可以提供一種以較低成本實(shí)現(xiàn)多通道數(shù)字頻率計(jì)的技術(shù)實(shí)現(xiàn)方案，具有可操作性強(qiáng)、體系結(jié)構(gòu)邏輯單元靈活、集成度高等特點(diǎn)，可以填補(bǔ)我國(guó)石油儀器多通道頻率檢測(cè)的空白。
文檔編號(hào)G01R23/10GK102749510SQ20121024233
公開(kāi)日2012年10月24日 申請(qǐng)日期2012年7月12日 優(yōu)先權(quán)日2012年7月12日
發(fā)明者劉濤, 雙凱, 施維岳 申請(qǐng)人:中國(guó)石油大學(xué)(北京)