專利名稱：合成孔徑雷達(dá)回波模擬器及回波模擬處理方法
技術(shù)領(lǐng)域：
本發(fā)明屬于雷達(dá)信號(hào)處理技術(shù)領(lǐng)域，特別是一種基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的合成孔徑雷達(dá)(SAR)回波模擬器及SAR回波模擬處理方法。
背景技術(shù)：
合成孔徑雷達(dá)(Synthetic Aperture Radar, SAR)是一種高分辨率微波成像雷達(dá)，自上世紀(jì)50年代問世以來，至今已獲得飛躍式的發(fā)展。為了評(píng)估SAR系統(tǒng)的各項(xiàng)指標(biāo)，需要大量的原始回波數(shù)據(jù)，若這些數(shù)據(jù)通過真實(shí)的機(jī)載SAR和星載SAR來獲得，其代價(jià)將非常巨大，因此通過回波模擬的方法來獲得所需要的原始回波數(shù)據(jù)是解決這一問題的重要手段。西安電子科技大學(xué)的王虹現(xiàn)等提出了一種“基于FPGA的SAR回波仿真快速實(shí)現(xiàn)方法”(《系統(tǒng)工程與電子技術(shù)》，2010，Vol. 32)，該方法采用4個(gè)現(xiàn)場(chǎng)可編程門陣列(FPGA)作為主處理芯片，每個(gè)FPGA芯片都分別外接了 IGB的第二代雙倍數(shù)率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)。各FPGA芯片之間通過高速低壓差分信號(hào)(LVDS)兩兩互聯(lián)。并采用如圖I的流程對(duì)SAR回波進(jìn)行仿真模擬。該技術(shù)僅需8s即能完成1000X 1000點(diǎn)場(chǎng)景6144次回波仿真，雖然比傳統(tǒng)的PC機(jī)模擬的速度提高了數(shù)千倍，但該方法的流程是每個(gè)回波脈沖需等全場(chǎng)景等效散射系數(shù)確定、系統(tǒng)沖擊響應(yīng)FFT、發(fā)射信號(hào)FFT并對(duì)兩者結(jié)果相乘、然后再進(jìn)行IFFT后，才能開始下一個(gè)回波脈沖的處理，因而只能實(shí)現(xiàn)IkmX Ikm左右小場(chǎng)景回波的快速模擬，而無法實(shí)現(xiàn)更大場(chǎng)景回波的模擬及回波的回放；此外，由于該方法采用的回波模擬裝置是由4片F(xiàn)PGA通過高速低壓差分信號(hào)(LVDS)兩兩互聯(lián)、且每片F(xiàn)PGA還需分別配置一DDR，因此不但系統(tǒng)結(jié)構(gòu)復(fù)雜、且數(shù)據(jù)的交互煩瑣，其工作的可靠性亦差。因而，該方法存在所采用回波模擬裝置系統(tǒng)結(jié)構(gòu)復(fù)雜，數(shù)據(jù)的交互煩瑣、其處理量小，可靠性亦差，只能實(shí)現(xiàn)小場(chǎng)景回波的模擬、且其模擬速度仍較慢，而且不能用于對(duì)大場(chǎng)景回波的模擬及回波的回放輸出等弊病。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)背景技術(shù)中存在的缺陷，研究設(shè)計(jì)一種合成孔徑雷達(dá)回波模擬器及回波模擬處理方法，以達(dá)到在簡(jiǎn)化系統(tǒng)結(jié)構(gòu)、提高其可靠性的基礎(chǔ)上不但可有效提高SAR小場(chǎng)景回波信號(hào)的模擬速度、實(shí)現(xiàn)小場(chǎng)景回波的實(shí)時(shí)模擬，而且還可用于對(duì)大場(chǎng)景回波信號(hào)的模擬及回波信號(hào)的回放輸出等目的。本發(fā)明的技術(shù)方案是在回波模擬器的結(jié)構(gòu)上采用單片F(xiàn)PGA+單片DDR、以簡(jiǎn)化其系統(tǒng)結(jié)構(gòu)，減少系統(tǒng)內(nèi)數(shù)據(jù)的交互環(huán)節(jié)，同時(shí)增設(shè)一數(shù)據(jù)記錄儀以有效提高回波模擬器對(duì)回波數(shù)據(jù)的處理量、以在回波模擬處理過程實(shí)現(xiàn)流水線作業(yè)及增加回波信號(hào)的回放輸出功能；本發(fā)明即以此實(shí)現(xiàn)其發(fā)明目的。因而，本發(fā)明回波模擬器包括FPGA信號(hào)處理芯片，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)，電源模塊，關(guān)鍵在于該回波模擬器還包括上位機(jī)，網(wǎng)絡(luò)接口模塊，數(shù)模轉(zhuǎn)換(D / A)模塊，高速接口模塊及數(shù)據(jù)記錄儀；而FPGA信號(hào)處理芯片則為一片內(nèi)部含以太網(wǎng)控制單元、RAM單元、回波生成單元、D / A控制單元、內(nèi)存控制單元及高速接口(CPCI)控制單元在內(nèi)的FPGA信號(hào)處理芯片；FPGA信號(hào)處理芯片內(nèi)的RAM單元與以太網(wǎng)控制單元連接，回波生成單元?jiǎng)t分別與RAM單元、高速接口(CPCI)控制單元、內(nèi)存控制單元及D / A控制單元連接；而FPGA信號(hào)處理芯片則通過以太網(wǎng)控制單元及網(wǎng)絡(luò)接口模塊與上位機(jī)連接，通過內(nèi)存控制單元與同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)連接，通過高速接口(CPCI)控制單元與高速接口模塊連接，通過D / A控制單元與數(shù)模轉(zhuǎn)換(D / A)模塊連接；高速接口模塊同時(shí)又與數(shù)據(jù)記錄儀連接，電源模塊則對(duì)相應(yīng)的芯片和模塊的提供電源。上述D / A模塊包括兩片D / A芯片，用于將FPGA信號(hào)處理模塊輸入的IQ兩路SAR回波數(shù)字信號(hào)變換為模擬信號(hào)輸出。所述高速接口模塊包括一個(gè)緊湊型外設(shè)組件互連標(biāo)準(zhǔn)(CPCI)高速接口，通過背板與數(shù)據(jù)記錄儀相連的可將生成的回波信號(hào)高速傳輸給數(shù)據(jù)記錄儀進(jìn)行儲(chǔ)存及從數(shù)據(jù)記錄儀中讀出儲(chǔ)存的回波信號(hào)進(jìn)行實(shí)時(shí)回放的高速接口模塊。而所述電源模塊為電壓芯片PTH05010W和TPS51100 ；TPS51100輸出I. 8V電壓為DDR供電、PTH05010W共輸出三組電壓，其中2. 5V和I. OV兩組電壓為FPGA信號(hào)處理模塊供電、3. 3V為網(wǎng)絡(luò)接口模塊及數(shù)模轉(zhuǎn)換(D/A)模塊供電。本發(fā)明合成孔徑雷達(dá)回波模擬處理方法、其步驟為 步驟I.配置參數(shù)的寫入上位機(jī)經(jīng)網(wǎng)絡(luò)接口模塊通過以太網(wǎng)信號(hào)接收單元將發(fā)射信號(hào)和多普勒分量存入FPGA信號(hào)處理芯片的RAM單元中、將雷達(dá)系統(tǒng)參數(shù)及SAR單視復(fù)圖像數(shù)據(jù)(RCS)作為場(chǎng)景目標(biāo)后向散射系數(shù)通過內(nèi)存控制單元存入同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)中；步驟2.全場(chǎng)景等效散射系數(shù)的確定首先取第一個(gè)脈沖時(shí)間，從DDR中讀出系統(tǒng)參數(shù)及場(chǎng)景各目標(biāo)點(diǎn)后向散射系數(shù)，然后進(jìn)行2a.瞬時(shí)斜距及等距離環(huán)的確定根據(jù)各目標(biāo)點(diǎn)和雷達(dá)平臺(tái)坐標(biāo)，利用兩點(diǎn)距離公式，計(jì)算場(chǎng)景中的每個(gè)目標(biāo)點(diǎn)到雷達(dá)平臺(tái)的瞬時(shí)斜距，并根據(jù)瞬時(shí)斜距劃分等距離環(huán)；2b.確定各距離環(huán)的等效散射系數(shù)將一個(gè)等距離環(huán)內(nèi)的目標(biāo)點(diǎn)散射系數(shù)疊加以確定該距離環(huán)的等效散射系數(shù)，并依次將各距離環(huán)的等效散射系數(shù)存入RAM單元中、至全場(chǎng)景等效散射系數(shù)確定完；步驟3.系統(tǒng)沖擊響應(yīng)分量的確定從RAM單元中讀取多普勒分量，并與步驟2b所得全場(chǎng)景等效散射系數(shù)做復(fù)數(shù)乘處理，得到該脈沖的系統(tǒng)沖擊響應(yīng)分量，轉(zhuǎn)步驟4 ；步驟4.時(shí)頻變換處理對(duì)步驟3所得系統(tǒng)沖擊響應(yīng)分量進(jìn)行FFT變換、將系統(tǒng)沖擊響應(yīng)分量變換到頻域，轉(zhuǎn)步驟5 ;同時(shí)返回步驟I進(jìn)行下一脈沖循環(huán)的處理，至最后一個(gè)脈沖循環(huán)完成系統(tǒng)沖擊響應(yīng)分量的時(shí)頻變換完成、轉(zhuǎn)步驟5止；步驟5.發(fā)射信號(hào)的時(shí)頻變換處理從RAM單元中讀出發(fā)射信號(hào)并進(jìn)行FFT變換、其結(jié)果依次與步驟4所得的每一脈沖循環(huán)的系統(tǒng)沖擊響應(yīng)分量的頻域信號(hào)做復(fù)數(shù)乘處理，得到各脈沖循環(huán)回波的頻域信號(hào)，其結(jié)果依次轉(zhuǎn)步驟6 ；步驟6.逆時(shí)頻變換處理及回波信號(hào)的輸出對(duì)依次輸入的各脈沖循環(huán)回波的頻域信號(hào)分別進(jìn)行IFFT變換處理，得到各脈沖循環(huán)回波的時(shí)域信號(hào)，所得各脈沖循環(huán)回波的時(shí)域信號(hào)按下述情況輸出6a.小場(chǎng)景回波信號(hào)的輸出若FPGA可在每一個(gè)脈沖間隔時(shí)間(PRT)內(nèi)完成步驟4時(shí)頻變換處理、步驟5發(fā)射信號(hào)的時(shí)頻變換處理及步驟6中的逆時(shí)頻變換處理流程，則作為小場(chǎng)景回波信號(hào)直接通過D/A模塊實(shí)時(shí)輸出；
6b.大場(chǎng)景回波信號(hào)的輸出若FPGA在每一個(gè)脈沖間隔時(shí)間(PRT)內(nèi)無法完成步驟4時(shí)頻變換處理、步驟5發(fā)射信號(hào)的時(shí)頻變換處理及步驟6中的逆時(shí)頻變換處理流程，則作為大場(chǎng)景回波信號(hào)經(jīng)高速接口(CPCI)控制單元及高速接口模塊，陸續(xù)輸入數(shù)據(jù)記錄儀存儲(chǔ)，至全場(chǎng)景回波信號(hào)處理、存儲(chǔ)完畢；步驟7.大場(chǎng)景的回放輸出將步驟6b所得全場(chǎng)景回波信號(hào)通過高速接口模塊及高速接口(CPCI)控制單元、D / A控制單元陸續(xù)讀入D / A模塊，通過D / A模塊轉(zhuǎn)換后輸出。本發(fā)明回波模擬器由于在主體結(jié)構(gòu)上僅采用單片F(xiàn)PGA+單片DDR及一數(shù)據(jù)記錄儀；FPGA和DDR的用量?jī)H為背景技術(shù)的四分之一，不但大幅度減少了信號(hào)的 片間通信量、提高了系統(tǒng)的可靠性，數(shù)據(jù)記錄儀采用又有效提高回波模擬器對(duì)回波數(shù)據(jù)的處理量，在回波模擬處理過程中得以通過流水線作業(yè)、實(shí)現(xiàn)了大場(chǎng)景回波的模擬及回波的回放輸出，同時(shí)也提高了對(duì)小場(chǎng)景回波信號(hào)的模擬速度、實(shí)現(xiàn)小場(chǎng)景回波的實(shí)時(shí)模擬；采用對(duì)本發(fā)明模擬器及其方法模擬1024X 1024個(gè)像素點(diǎn)場(chǎng)景雷達(dá)回波，每個(gè)回波脈沖產(chǎn)生時(shí)間為O. 78ms、小于脈沖重復(fù)(間隔)時(shí)間I. Oms,即滿足了實(shí)時(shí)性要求，輸出整個(gè)場(chǎng)景4096個(gè)脈沖回波僅用時(shí)4. 096s，較背景技術(shù)對(duì)SAR回波信號(hào)模擬速度提高了 24%。因而本發(fā)明具有系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、可靠性高，不但可有效提高SAR小場(chǎng)景回波信號(hào)的模擬速度、實(shí)現(xiàn)小場(chǎng)景回波的實(shí)時(shí)模擬，而且還可用于對(duì)大場(chǎng)景回波信號(hào)的模擬及回波信號(hào)的回放輸出等特點(diǎn)。


圖I為本發(fā)明合成孔徑雷達(dá)回波模擬器結(jié)構(gòu)示意圖(方框圖)；圖2為本發(fā)明合成孔徑雷達(dá)回波模擬處理方法流程示意圖(方框圖)；圖3為機(jī)載SAR實(shí)際回波成像圖；圖4為采用實(shí)施例I回波模擬器及回波模擬處理方法所得SAR回波實(shí)時(shí)成像圖。具體實(shí)施方案實(shí)施例一本實(shí)施例合成孔徑雷達(dá)回波模擬器中FPGA信號(hào)處理芯片采用型號(hào)為XilinxXC6VLX240T的現(xiàn)場(chǎng)可編程門陣列(FPGA)邏輯器件并通過內(nèi)部邏輯資源的重新配置，組成包含太網(wǎng)控制單元、RAM單元、回波生成單元、D/A控制單元、內(nèi)存控制單元及高速接口(CPCI)控制單元；同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)型號(hào)為WINTEC公司的WD2RE01GX809，其容量為1GB，最高工作頻率200MHz ;電源模塊為電壓芯片PTH05010W和TPS51100 ；TPS51100輸出I. 8V電壓為DDR供電、PTH05010W共輸出三組電壓，其中2. 5V和I. OV兩組電壓為FPGA信號(hào)處理模塊供電、3. 3V為網(wǎng)絡(luò)接口模塊及數(shù)模轉(zhuǎn)換(D/A)模塊供電；TPS51100為同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)供電；上位機(jī)采用一臺(tái)普通個(gè)人電腦，CPU為Dual-Core E5400，2. 70GHz，內(nèi)存為2. OGB ;網(wǎng)絡(luò)接口模塊采用一塊型號(hào)為M88E1111的以太網(wǎng)芯片；數(shù)模轉(zhuǎn)換(D/A)模塊采用兩片型號(hào)為AD9780數(shù)模轉(zhuǎn)換(D/A)芯片；高速接口模塊采用CPCI接口，采用64位差分高速接口與FPGA直接相連，每對(duì)差分信號(hào)線工作速率約132Mbps，總數(shù)據(jù)率不低于8. 64Gbps ;數(shù)據(jù)記錄儀型號(hào)為HWA-RUR-4000，存儲(chǔ)容量為1TB，讀寫速度8GB/s。采用上述回波模擬器對(duì)合成孔徑雷達(dá)的回波模擬處理方法如下以模擬圖像像素大小為1024 X 1024機(jī)載單視高分辨率SAR圖像為例，作為真實(shí)場(chǎng)景的目標(biāo)后向散射系數(shù)回波仿真，模擬器系統(tǒng)配置參數(shù)如下表表I模擬器系統(tǒng)配置參數(shù)
權(quán)利要求
1.ー種合成孔徑雷達(dá)回波模擬器，包括FPGA信號(hào)處理芯片，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，電源模塊，其特征在于該回波模擬器還包括上位機(jī)，網(wǎng)絡(luò)接ロ模塊，D / A模塊，高速接ロ模塊及數(shù)據(jù)記錄儀；而FPGA信號(hào)處理芯片則為一片內(nèi)部含以太網(wǎng)控制單元、RAM単元、回波生成單元、D / A控制單元、內(nèi)存控制單元及高速接ロ控制單元在內(nèi)的FPGA信號(hào)處理芯片；FPGA信號(hào)處理芯片內(nèi)的RAM單元與以太網(wǎng)控制單元連接，回波生成單元?jiǎng)t分別與RAM單元、高速接ロ控制單元、內(nèi)存控制單元及D / A控制單元連接；而FPGA信號(hào)處理芯片則通過以太網(wǎng)控制單元及網(wǎng)絡(luò)接ロ模塊與上位機(jī)連接，通過內(nèi)存控制單元與同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器連接，通過高速接ロ控制單元與高速接ロ模塊連接，通過D / A控制單元與D / A模塊連接；高速接ロ模塊同時(shí)又與數(shù)據(jù)記錄儀連接，電源模塊則對(duì)相應(yīng)的芯片和模塊的提供電源。
2.按權(quán)利要求I所述合成孔徑雷達(dá)回波模擬器，其特征在于所述D/ A模塊包括兩片D / A芯片，用于將FPGA信號(hào)處理模塊輸入的IQ兩路SAR回波數(shù)字信號(hào)變換為模擬信號(hào)輸出。
3.按權(quán)利要求I所述合成孔徑雷達(dá)回波模擬器，其特征在于所述高速接ロ模塊包括一個(gè)緊湊型外設(shè)組件互連標(biāo)準(zhǔn)高速接ロ、通過背板與數(shù)據(jù)記錄儀相連的可將生成的回波信號(hào)高速傳輸給數(shù)據(jù)記錄儀進(jìn)行儲(chǔ)存及從數(shù)據(jù)記錄儀中讀出儲(chǔ)存的回波信號(hào)進(jìn)行實(shí)時(shí)回放的高速接ロ模塊。
4.按權(quán)利要求I所述合成孔徑雷達(dá)回波模擬器，其特征在于所述電源模塊為電壓芯片PTH05010W和TPS51100 ；TPS51100輸出I. 8V電壓為同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器供電、PTH05010W共輸出三組電壓，其中2. 5V和I. OV兩組電壓為FPGA信號(hào)處理模塊供電、3. 3V為網(wǎng)絡(luò)接ロ模塊及D/A模塊供電。
5.按權(quán)利要求I所述合成孔徑雷達(dá)回波模擬器的回波模擬處理方法，其方法包括 步驟I.配置參數(shù)的寫入上位機(jī)經(jīng)網(wǎng)絡(luò)接ロ模塊通過以太網(wǎng)信號(hào)接收單元將發(fā)射信號(hào)和多普勒分量存入FPGA信號(hào)處理芯片的RAM単元中、將雷達(dá)系統(tǒng)參數(shù)及SAR單視復(fù)圖像數(shù)據(jù)作為場(chǎng)景目標(biāo)后向散射系數(shù)通過內(nèi)存控制單元存入同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器中； 步驟2.全場(chǎng)景等效散射系數(shù)的確定首先取第一個(gè)脈沖時(shí)間，從同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器中讀出系統(tǒng)參數(shù)及場(chǎng)景各目標(biāo)點(diǎn)后向散射系數(shù)，然后進(jìn)行 2a.瞬時(shí)斜距及等距離環(huán)的確定根據(jù)各目標(biāo)點(diǎn)和雷達(dá)平臺(tái)坐標(biāo)，利用兩點(diǎn)距離公式，計(jì)算場(chǎng)景中的每個(gè)目標(biāo)點(diǎn)到雷達(dá)平臺(tái)的瞬時(shí)斜距，井根據(jù)瞬時(shí)斜距劃分等距離環(huán)； 2b.確定各距離環(huán)的等效散射系數(shù)將ー個(gè)等距離環(huán)內(nèi)的目標(biāo)點(diǎn)散射系數(shù)疊加以確定該距離環(huán)的等效散射系數(shù)，并依次將各距離環(huán)的等效散射系數(shù)存入RAM単元中、至全場(chǎng)景等效散射系數(shù)確定完； 步驟3.系統(tǒng)沖擊響應(yīng)分量的確定從RAM単元中讀取多普勒分量，并與步驟2b所得全場(chǎng)景等效散射系數(shù)做復(fù)數(shù)乘處理，得到該脈沖的系統(tǒng)沖擊響應(yīng)分量，轉(zhuǎn)步驟4 ； 步驟4.時(shí)頻變換處理對(duì)步驟3所得系統(tǒng)沖擊響應(yīng)分量進(jìn)行FFT變換、將系統(tǒng)沖擊響應(yīng)分量變換到頻域，轉(zhuǎn)步驟5 ;同時(shí)返回步驟I進(jìn)行下ー脈沖循環(huán)的處理，至最后ー個(gè)脈沖循環(huán)完成系統(tǒng)沖擊響應(yīng)分量的時(shí)頻變換完成、轉(zhuǎn)步驟5止； 步驟5.發(fā)射信號(hào)的時(shí)頻變換處理從RAM単元中讀出發(fā)射信號(hào)并進(jìn)行FFT變換、其結(jié)果依次與步驟4所得的每ー脈沖循環(huán)的系統(tǒng)沖擊響應(yīng)分量的頻域信號(hào)做復(fù)數(shù)乘處理，得到各脈沖循環(huán)回波的頻域信號(hào)，其結(jié)果依次轉(zhuǎn)步驟6 ；步驟6.逆時(shí)頻變換處理及回波信號(hào)的輸出對(duì)依次輸入的各脈沖循環(huán)回波的頻域信號(hào)分別進(jìn)行IFFT變換處理，得到各脈沖循環(huán)回波的時(shí)域信號(hào)，所得各脈沖循環(huán)回波的時(shí)域信號(hào)按下述情況輸出 ·6a.小場(chǎng)景回波信號(hào)的輸出若FPGA可在每ー個(gè)脈沖間隔時(shí)間內(nèi)完成步驟4時(shí)頻變換處理、步驟5發(fā)射信號(hào)的時(shí)頻變換處理及步驟6中的逆時(shí)頻變換處理流程，則作為小場(chǎng)景回波信號(hào)直接通過D/A模塊實(shí)時(shí)輸出； ·6b.大場(chǎng)景回波信號(hào)的輸出若FPGA在每ー個(gè)脈沖間隔時(shí)間內(nèi)無法完成步驟4時(shí)頻變換處理、步驟5發(fā)射信號(hào)的時(shí)頻變換處理及步驟6中的逆時(shí)頻變換處理流程，則作為大場(chǎng)景回波信號(hào)經(jīng)高速接ロ控制單元及高速接ロ模塊，陸續(xù)輸入數(shù)據(jù)記錄儀存儲(chǔ)，至全場(chǎng)景回波信號(hào)處理、存儲(chǔ)完畢； 步驟7.大場(chǎng)景的回放輸出將步驟6b所得全場(chǎng)景回波信號(hào)通過高速接ロ模塊及高速接ロ控制單元、D / A控制單元陸續(xù)讀入D / A模塊，通過D / A模塊轉(zhuǎn)換后輸出。
全文摘要
該發(fā)明屬于雷達(dá)信號(hào)處理技術(shù)領(lǐng)域中的合成孔徑雷達(dá)回波模擬器及回波模擬處理方法。模擬器包括FPGA芯片，DDR，電源模塊，上位機(jī)，網(wǎng)絡(luò)接口模塊，D／A模塊，高速接口模塊及數(shù)據(jù)記錄儀；而模擬方法包括配置參數(shù)的寫入，全場(chǎng)景等效散射系數(shù)的確定，系統(tǒng)沖擊響應(yīng)分量的確定及時(shí)頻變換，發(fā)射信號(hào)的時(shí)頻變換，逆時(shí)頻變換處理及小場(chǎng)景或大場(chǎng)景回波信號(hào)的輸出、大場(chǎng)景回波信號(hào)的回放。該發(fā)明在主體結(jié)構(gòu)上僅采用單片F(xiàn)PGA和DDR及一數(shù)據(jù)記錄儀，回波模擬過程通過流水線作業(yè)，而具有系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、可靠性高，不但可有效提高SAR小場(chǎng)景回波信號(hào)的模擬速度、實(shí)現(xiàn)小場(chǎng)景回波的實(shí)時(shí)模擬，而且還可用于大場(chǎng)景回波信號(hào)的模擬及回波信號(hào)的回放輸出等特點(diǎn)。
文檔編號(hào)G01S7/40GK102866390SQ20121035328
公開日2013年1月9日 申請(qǐng)日期2012年9月21日 優(yōu)先權(quán)日2012年9月21日
發(fā)明者鄭侃, 宗竹林, 易勇軍, 張順生, 張軍 申請(qǐng)人:電子科技大學(xué)