集成電路測(cè)試系統(tǒng)及測(cè)試方法
【專利摘要】本發(fā)明提供了一種集成電路測(cè)試系統(tǒng)及測(cè)試方法，其中，所述集成電路測(cè)試系統(tǒng)包括：多臺(tái)測(cè)試機(jī)及一臺(tái)探針臺(tái)，所述探針臺(tái)與所述多臺(tái)測(cè)試機(jī)信號(hào)連接；當(dāng)探針臺(tái)定位到一待測(cè)芯片后，所述探針臺(tái)同時(shí)向所述多臺(tái)測(cè)試機(jī)發(fā)送SOT信號(hào)。在此，采用了多臺(tái)測(cè)試機(jī)，由此便能減少對(duì)待測(cè)芯片的檢測(cè)周期，提高檢測(cè)效率，降低檢測(cè)成本。
【專利說(shuō)明】集成電路測(cè)試系統(tǒng)及測(cè)試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路測(cè)試【技術(shù)領(lǐng)域】，特別涉及一種集成電路測(cè)試系統(tǒng)及測(cè)試方法。
【背景技術(shù)】
[0002]集成電路芯片(integrated circuit chip, IC芯片)的電性測(cè)試在半導(dǎo)體制作工藝(semiconductor process)的各階段中都是相當(dāng)重要的。每一個(gè)IC芯片都必須接受測(cè)試以確保其電性功能(electrical function)。
[0003]在集成電路芯片的測(cè)試過(guò)程中，使用的測(cè)試設(shè)備主要包括:測(cè)試機(jī)(AutomaticTest Equipment, ATE)及探針臺(tái)(prober)。其中，測(cè)試機(jī)是用于晶圓和其他成品測(cè)試的一種專用設(shè)備，可以實(shí)現(xiàn)各種電性參數(shù)的測(cè)量，以檢測(cè)集成電路芯片的電性功能。探針臺(tái)是集成電路制造過(guò)程中用于晶圓測(cè)試的一種設(shè)備，主要完成晶圓的固定步距移動(dòng)。
[0004]請(qǐng)參考圖1，其為現(xiàn)有的集成電路測(cè)試系統(tǒng)的框結(jié)構(gòu)示意圖。如圖1所示，現(xiàn)有的集成電路測(cè)試系統(tǒng)I包括:一臺(tái)測(cè)試機(jī)10及一臺(tái)探針臺(tái)11，所述測(cè)試機(jī)10與所述探針臺(tái)11信號(hào)連接。所述集成電路測(cè)試系統(tǒng)I通過(guò)如下步驟實(shí)現(xiàn)對(duì)集成電路芯片(待測(cè)芯片)的檢測(cè):
[0005](I)將晶圓放置在探針臺(tái)上11，所述晶圓包括多個(gè)集成電路芯片(待測(cè)芯片)；
[0006](2)移動(dòng)探針臺(tái)11，使得探針臺(tái)11定位到一待測(cè)芯片，即使得待測(cè)芯片與一探針卡接觸；
[0007](3)探針臺(tái)11向測(cè)試機(jī)10發(fā)送SOT信號(hào)(即開(kāi)始測(cè)試的信號(hào))，測(cè)試機(jī)10接收到SOT信號(hào)后對(duì)待測(cè)芯片進(jìn)行電流、電壓、頻率等電性參數(shù)測(cè)試；
[0008](4)測(cè)試完成后，測(cè)試機(jī)10向探針臺(tái)11發(fā)送EOT信號(hào)(即完成測(cè)試的信號(hào))及BIN信號(hào)(即測(cè)試結(jié)果信號(hào))；
[0009](5)探針臺(tái)11接收到EOT信號(hào)及BIN信號(hào)后定位到下一個(gè)待測(cè)芯片，并重復(fù)執(zhí)行步驟(3廣(4)，即進(jìn)行下一個(gè)測(cè)試循環(huán)，直至完成整個(gè)晶圓的測(cè)試，此時(shí)，探針臺(tái)11向測(cè)試機(jī)10發(fā)送waferend信號(hào)(即晶圓測(cè)試結(jié)束的信號(hào))。
[0010]通過(guò)現(xiàn)有的集成電路測(cè)試系統(tǒng)能夠?qū)崿F(xiàn)對(duì)于待測(cè)芯片的電性功能檢測(cè)，但是效率不高。特別的，當(dāng)待測(cè)芯片中有多個(gè)功能電路需要檢測(cè)，而一臺(tái)測(cè)試機(jī)同一時(shí)刻只能檢測(cè)其中部分功能電路時(shí)，將導(dǎo)致對(duì)該待測(cè)芯片的檢測(cè)周期變長(zhǎng)，從而降低了檢測(cè)效率，提高了檢測(cè)成本。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的在于提供一種集成電路測(cè)試系統(tǒng)及測(cè)試方法，以解決現(xiàn)有技術(shù)中集成電路測(cè)試系統(tǒng)的檢測(cè)效率低、檢測(cè)成本高的問(wèn)題。
[0012]為解決上述問(wèn)題，本發(fā)明提供一種集成電路測(cè)試系統(tǒng)，包括:多臺(tái)測(cè)試機(jī)及一臺(tái)探針臺(tái)，所述探針臺(tái)與所述多臺(tái)測(cè)試機(jī)信號(hào)連接；[0013]當(dāng)探針臺(tái)定位到一待測(cè)芯片后，所述探針臺(tái)同時(shí)向所述多臺(tái)測(cè)試機(jī)發(fā)送SOT信號(hào)。
[0014]可選的，在所述的集成電路測(cè)試系統(tǒng)中，還包括一分信號(hào)電路，所述分信號(hào)電路能夠同時(shí)發(fā)送多個(gè)輸出信號(hào)，所述探針臺(tái)通過(guò)所述分信號(hào)電路與所述多臺(tái)測(cè)試機(jī)信號(hào)連接。
[0015]可選的，在所述的集成電路測(cè)試系統(tǒng)中，所述分信號(hào)電路包括一反相器及與所述反相器連接的譯碼器，其中，所述反相器的輸入端與所述探針臺(tái)連接，所述反相器的輸出端與所述譯碼器連接，所述譯碼器的多個(gè)輸出端分別與所述多臺(tái)測(cè)試機(jī)連接。
[0016]可選的，在所述的集成電路測(cè)試系統(tǒng)中，還包括一或門(mén)電路，每臺(tái)測(cè)試機(jī)的EOT信號(hào)輸出端均與所述或門(mén)電路的輸入端連接，所述或門(mén)電路的輸出端與所述探針臺(tái)的第一輸入端連接。
[0017]可選的，在所述的集成電路測(cè)試系統(tǒng)中，還包括一與門(mén)電路，每臺(tái)測(cè)試機(jī)的BIN信號(hào)輸出端均與所述與門(mén)電路的輸入端連接，所述與門(mén)電路的輸出端與所述探針臺(tái)的第二輸入端連接。
[0018]可選的，在所述的集成電路測(cè)試系統(tǒng)中，還包括一計(jì)數(shù)器，所述計(jì)數(shù)器的輸入端與所述與門(mén)電路的輸出端連接，所述計(jì)數(shù)器的輸出端與所述探針臺(tái)的第二輸入端連接。
[0019]本發(fā)明還提供一種集成電路測(cè)試系統(tǒng)的測(cè)試方法，其中，所述集成電路測(cè)試系統(tǒng)包括多臺(tái)測(cè)試機(jī)及一臺(tái)探針臺(tái)，所述探針臺(tái)與所述多臺(tái)測(cè)試機(jī)信號(hào)連接；所述測(cè)試方法包括:
[0020]所述探針臺(tái)定位到一待測(cè)芯片；
[0021]當(dāng)探針臺(tái)定位到一待測(cè)芯片后，所述探針臺(tái)同時(shí)向所述多臺(tái)測(cè)試機(jī)發(fā)送SOT信號(hào);
[0022]所述多臺(tái)測(cè)試機(jī)接收到SOT信號(hào)后，對(duì)所述待測(cè)芯片進(jìn)行電性測(cè)試。
[0023]可選的，在所述的集成電路測(cè)試系統(tǒng)的測(cè)試方法中，還包括:
[0024]所述多臺(tái)測(cè)試機(jī)完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一或門(mén)電路向所述探針臺(tái)發(fā)送EOT信號(hào)，并通過(guò)一與門(mén)電路向所述探針臺(tái)發(fā)送BIN信號(hào)。
[0025]可選的，在所述的集成電路測(cè)試系統(tǒng)的測(cè)試方法中，所述多臺(tái)測(cè)試機(jī)完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一與門(mén)電路及一計(jì)數(shù)器向所述探針臺(tái)發(fā)送BIN信號(hào)。
[0026]在本發(fā)明提供的集成電路測(cè)試系統(tǒng)及測(cè)試方法中，采用了多臺(tái)測(cè)試機(jī)，由此便能減少對(duì)待測(cè)芯片的檢測(cè)周期，提高檢測(cè)效率，降低檢測(cè)成本。
【專利附圖】

【附圖說(shuō)明】
[0027]圖1是現(xiàn)有的集成電路測(cè)試系統(tǒng)的框結(jié)構(gòu)示意圖；
[0028]圖2是本發(fā)明實(shí)施例的集成電路測(cè)試系統(tǒng)的框結(jié)構(gòu)示意圖；
[0029]圖3是本發(fā)明實(shí)施例的分信號(hào)電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0030]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的集成電路測(cè)試系統(tǒng)及測(cè)試方法作進(jìn)一步詳細(xì)說(shuō)明。根據(jù)下面說(shuō)明和權(quán)利要求書(shū)，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。
[0031]請(qǐng)參考圖2，其為本發(fā)明實(shí)施例的集成電路測(cè)試系統(tǒng)的框結(jié)構(gòu)示意圖。如圖2所示，所述集成電路測(cè)試系統(tǒng)2包括:多臺(tái)測(cè)試機(jī)20及一臺(tái)探針臺(tái)21，所述探針臺(tái)21與所述多臺(tái)測(cè)試機(jī)20信號(hào)連接；當(dāng)探針臺(tái)21定位到一待測(cè)芯片后，所述探針臺(tái)21同時(shí)向所述多臺(tái)測(cè)試機(jī)20發(fā)送SOT信號(hào)。
[0032]在本實(shí)施例中，所述測(cè)試機(jī)20的數(shù)量為兩臺(tái)，分別用標(biāo)記“20a”和“20b”加以表示。在本發(fā)明的其他實(shí)施例中，所述測(cè)試機(jī)20的數(shù)量可以為更多臺(tái)，例如三臺(tái)、四臺(tái)、五臺(tái)等。假設(shè)一待測(cè)芯片內(nèi)功能電路需要三臺(tái)測(cè)試機(jī)同時(shí)工作，才能在一個(gè)檢測(cè)周期內(nèi)完成，則優(yōu)選的，所述測(cè)試機(jī)20的數(shù)量選用為三臺(tái)。對(duì)此，可根據(jù)具體測(cè)試情況以確定測(cè)試機(jī)20的選用數(shù)量，本申請(qǐng)并不做限定。
[0033]在此，由于采用了多臺(tái)測(cè)試機(jī)20，由此便能減少對(duì)待測(cè)芯片的檢測(cè)周期，提高檢測(cè)效率，降低檢測(cè)成本。
[0034]在本實(shí)施例中，通過(guò)一分信號(hào)電路，實(shí)現(xiàn)所述探針臺(tái)21同時(shí)向測(cè)試機(jī)20a及測(cè)試機(jī)20b (以下用第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b加以區(qū)分)發(fā)送SOT信號(hào)。其中，所述分信號(hào)電路能夠同時(shí)發(fā)送多個(gè)輸出信號(hào)，所述探針臺(tái)21通過(guò)所述分信號(hào)電路與所述多臺(tái)測(cè)試機(jī)20 (即第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b)信號(hào)連接。
[0035]具體的，請(qǐng)參考圖3，其為本發(fā)明實(shí)施例的分信號(hào)電路的結(jié)構(gòu)示意圖。如圖3所示，所述分信號(hào)電路30包括:一反相器31及與所述反相器31連接的譯碼器32，其中，所述反相器31的輸入端與所述探針臺(tái)21 (圖3中未示出，可相應(yīng)參考圖2)連接，所述反相器31的輸出端與所述譯碼器32連接，所述譯碼器32的多個(gè)輸出端分別與所述多臺(tái)測(cè)試機(jī)20連接(即第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b連接，圖3中未示出，可相應(yīng)參考圖2)。
[0036]即在本實(shí)施例中，所述反相器31的輸入端作為所述分信號(hào)電路30的輸入端，與所述探針臺(tái)21連接；所述譯碼器32的輸出端作為所述分信號(hào)電路30的輸出端，與第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b連接。
[0037]在此，選用一反相器31將所述探針臺(tái)21發(fā)出的SOT信號(hào)反相，之后再送給所述譯碼器32以得到多個(gè)輸出信號(hào)提供給多臺(tái)測(cè)試機(jī)20。由此，可以保證信號(hào)傳遞的可靠性，防止探針臺(tái)21發(fā)出的SOT信號(hào)由于信號(hào)抖動(dòng)等原因，造成測(cè)試機(jī)20的誤操作。
[0038]通常的，探針臺(tái)21發(fā)出的SOT信號(hào)是一個(gè)低電平有效的信號(hào)。因此，在本實(shí)施例中，所述反相器31選用一 74LS04芯片，所述譯碼器32選用一 2803芯片實(shí)現(xiàn)，其中，所述反相器31能夠?qū)⒔邮盏降牡碗娖叫盘?hào)反相成高電平信號(hào)；而所述2803芯片又能夠?qū)崿F(xiàn)接收一高電平信號(hào)之后，同時(shí)輸出多個(gè)低電平信號(hào)，從而實(shí)現(xiàn)將低電平的SOT信號(hào)同時(shí)傳送給第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b。其中，所述2803芯片一電源管腳可與一電阻連接，優(yōu)選的，所述電阻的阻值為4.7千歐。由此，可防止所述2803芯片的輸出信號(hào)浮動(dòng)，從而提高所述2803芯片輸出信號(hào)的可靠性，進(jìn)而保證所述集成電路測(cè)試系統(tǒng)2的可靠性。
[0039]因此，所述探針臺(tái)21通過(guò)上述分信號(hào)電路30向測(cè)試機(jī)20發(fā)送SOT信號(hào)的具體傳遞過(guò)程如下:
[0040]所述探針臺(tái)21發(fā)出一低電平的SOT信號(hào)；所述反相器31接收所述所述低電平的SOT信號(hào)，反相成高電平信號(hào)，將該高電平信號(hào)發(fā)送給譯碼器32 ;所述譯碼器32接收該高電平信號(hào)，(在此)同時(shí)輸出兩個(gè)低電平信號(hào)，分別提供給第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b。[0041]接著，所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b接收到所述SOT信號(hào)后，便可對(duì)所述待測(cè)芯片進(jìn)行電性測(cè)試。
[0042]當(dāng)所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b完成對(duì)于待測(cè)芯片的測(cè)試之后，將發(fā)送EOT信號(hào)及BIN信號(hào)給探針臺(tái)21。通常的，EOT信號(hào)也是一個(gè)低電平有效信號(hào)；而對(duì)于所述BIN信號(hào)，若是一高電平信號(hào)，則表明所述待測(cè)芯片測(cè)試通過(guò)；若是一低電平信號(hào)，則表明所述待測(cè)芯片測(cè)試不通過(guò)。
[0043]因此，在本實(shí)施例中，優(yōu)選的，所述集成電路測(cè)試系統(tǒng)2還包括一或門(mén)電路及一與門(mén)電路(圖2中未示出)，每臺(tái)測(cè)試機(jī)20的EOT信號(hào)輸出端均與所述或門(mén)電路的輸入端連接，所述或門(mén)電路的輸出端與所述探針臺(tái)21的第一輸入端連接；每臺(tái)測(cè)試機(jī)20的BIN信號(hào)輸出端均與所述與門(mén)電路的輸入端連接，所述與門(mén)電路的輸出端與所述探針臺(tái)21的第二輸入端連接。其中，所述或門(mén)電路可通過(guò)一 74LS32芯片實(shí)現(xiàn)，所述與門(mén)電路可通過(guò)一 74LS08芯片實(shí)現(xiàn)。
[0044]對(duì)于EOT信號(hào)，由于是低電平有效，而所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b發(fā)出的EOT信號(hào)又通過(guò)一或門(mén)電路傳遞給所述探針臺(tái)21，因此，只有在所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b均為低電平的EOT信號(hào)時(shí)，所述探針臺(tái)21才能得到本輪測(cè)試結(jié)束的信號(hào)。從而保證了探針臺(tái)21定位到下一個(gè)測(cè)試芯片的可靠性，即保證了所述集成電路測(cè)試系統(tǒng)2的
可靠性。
[0045]而對(duì)于BIN信號(hào)，由于是高電平信號(hào)表明所述待測(cè)芯片測(cè)試通過(guò)，而所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b發(fā)出的BIN信號(hào)又通過(guò)一與門(mén)電路傳遞給所述探針臺(tái)21，因此，若有一個(gè)測(cè)試機(jī)20檢測(cè)到待測(cè)芯片不通過(guò)測(cè)試，所述探針臺(tái)21便可得知所述待測(cè)芯片是壞的，進(jìn)而可以在所述待測(cè)芯片上做出標(biāo)記。
[0046]進(jìn)一步的，所述集成電路測(cè)試系統(tǒng)2還包括一計(jì)數(shù)器(圖2中未示出)，所述計(jì)數(shù)器的輸入端與所述與門(mén)電路的輸出端連接，所述計(jì)數(shù)器的輸出端與所述探針臺(tái)21的第二輸入端連接。在本實(shí)施例中，由于BIN信號(hào)的輸出與檢測(cè)到待測(cè)芯片的缺陷時(shí)間有關(guān)，也就是說(shuō)所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b發(fā)出的BIN信號(hào)往往存在不同步。因此，在本實(shí)施例中，通過(guò)一計(jì)數(shù)器可檢測(cè)出所述待測(cè)芯片的缺陷嚴(yán)重程度，即對(duì)于所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b的檢測(cè)均不通過(guò)，還是僅通過(guò)其中一個(gè)，從而進(jìn)一步了解所述待測(cè)芯片的產(chǎn)品質(zhì)量。
[0047]相應(yīng)的，本實(shí)施還提供了利用上述集成電路測(cè)試系統(tǒng)2對(duì)待測(cè)芯片進(jìn)行檢測(cè)的測(cè)試方法。所述方法包括:
[0048]S40:所述探針臺(tái)21定位到一待測(cè)芯片；
[0049]S41:當(dāng)探針臺(tái)21定位到一待測(cè)芯片后，所述探針臺(tái)21同時(shí)向所述多臺(tái)測(cè)試機(jī)20(即第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b)發(fā)送SOT信號(hào)；
[0050]S42:所述多臺(tái)測(cè)試機(jī)20 (即第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b)接收到SOT信號(hào)后，對(duì)所述待測(cè)芯片進(jìn)行電性測(cè)試。
[0051]進(jìn)一步的，所述多臺(tái)測(cè)試機(jī)20完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一或門(mén)電路向所述探針臺(tái)21發(fā)送EOT信號(hào)，并通過(guò)一與門(mén)電路向所述探針臺(tái)21發(fā)送BIN信號(hào)。所述多臺(tái)測(cè)試機(jī)20完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一與門(mén)電路及一計(jì)數(shù)器向所述探針臺(tái)21發(fā)送BIN信號(hào)。[0052]在完成對(duì)一個(gè)待測(cè)芯片的測(cè)試之后，所述探針臺(tái)21定位到下一個(gè)待測(cè)芯片，并重復(fù)執(zhí)行步驟S41及S42，直至將晶圓上的所有待測(cè)芯片都完成檢測(cè)。當(dāng)完成了對(duì)晶圓上的所有待測(cè)芯片的檢測(cè)后，所述探針臺(tái)21向所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b發(fā)出waferend信號(hào)，結(jié)束檢測(cè)。其中，所述探針臺(tái)21可通過(guò)與發(fā)送SOT相同的方式，向所述第一測(cè)試機(jī)20a及第二測(cè)試機(jī)20b發(fā)出wafer end信號(hào)。
[0053]上述描述僅是對(duì)本發(fā)明較佳實(shí)施例的描述，并非對(duì)本發(fā)明范圍的任何限定，本發(fā)明領(lǐng)域的普通技術(shù)人員根據(jù)上述揭示內(nèi)容做的任何變更、修飾，均屬于權(quán)利要求書(shū)的保護(hù)范圍。
【權(quán)利要求】
1.一種集成電路測(cè)試系統(tǒng)，其特征在于，包括:多臺(tái)測(cè)試機(jī)及一臺(tái)探針臺(tái)，所述探針臺(tái)與所述多臺(tái)測(cè)試機(jī)信號(hào)連接； 當(dāng)探針臺(tái)定位到一待測(cè)芯片后，所述探針臺(tái)同時(shí)向所述多臺(tái)測(cè)試機(jī)發(fā)送SOT信號(hào)。
2.如權(quán)利要求1所述的集成電路測(cè)試系統(tǒng)，其特征在于，還包括一分信號(hào)電路，所述分信號(hào)電路能夠同時(shí)發(fā)送多個(gè)輸出信號(hào)，所述探針臺(tái)通過(guò)所述分信號(hào)電路與所述多臺(tái)測(cè)試機(jī)信號(hào)連接。
3.如權(quán)利要求2所述的集成電路測(cè)試系統(tǒng)，其特征在于，所述分信號(hào)電路包括一反相器及與所述反相器連接的譯碼器，其中，所述反相器的輸入端與所述探針臺(tái)連接，所述反相器的輸出端與所述譯碼器連接，所述譯碼器的多個(gè)輸出端分別與所述多臺(tái)測(cè)試機(jī)連接。
4.如權(quán)利要求1所述的集成電路測(cè)試系統(tǒng)，其特征在于，還包括一或門(mén)電路，每臺(tái)測(cè)試機(jī)的EOT信號(hào)輸出端均與所述或門(mén)電路的輸入端連接，所述或門(mén)電路的輸出端與所述探針臺(tái)的第一輸入端連接。
5.如權(quán)利要求1所述的集成電路測(cè)試系統(tǒng)，其特征在于，還包括一與門(mén)電路，每臺(tái)測(cè)試機(jī)的BIN信號(hào)輸出端均與所述與門(mén)電路的輸入端連接，所述與門(mén)電路的輸出端與所述探針臺(tái)的第二輸入端連接。
6.如權(quán)利要求5所述的集成電路測(cè)試系統(tǒng)，其特征在于，還包括一計(jì)數(shù)器，所述計(jì)數(shù)器的輸入端與所述與門(mén)電路的輸出端連接，所述計(jì)數(shù)器的輸出端與所述探針臺(tái)的第二輸入端連接。
7.一種集成電路測(cè)試系統(tǒng)的測(cè)試方法，其中，所述集成電路測(cè)試系統(tǒng)包括多臺(tái)測(cè)試機(jī)及一臺(tái)探針臺(tái)，所述探針臺(tái)與所述多臺(tái)測(cè)試機(jī)信號(hào)連接；所述測(cè)試方法包括: 所述探針臺(tái)定位到一待測(cè)芯片； 當(dāng)探針臺(tái)定位到一待測(cè)芯片后，所述探針臺(tái)同時(shí)向所述多臺(tái)測(cè)試機(jī)發(fā)送SOT信號(hào)； 所述多臺(tái)測(cè)試機(jī)接收到SOT信號(hào)后，對(duì)所述待測(cè)芯片進(jìn)行電性測(cè)試。
8.如權(quán)利要求7所述的集成電路測(cè)試系統(tǒng)的測(cè)試方法，其特征在于，還包括: 所述多臺(tái)測(cè)試機(jī)完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一或門(mén)電路向所述探針臺(tái)發(fā)送EOT信號(hào)，并通過(guò)一與門(mén)電路向所述探針臺(tái)發(fā)送BIN信號(hào)。
9.如權(quán)利要求8所述的集成電路測(cè)試系統(tǒng)的測(cè)試方法，其特征在于，所述多臺(tái)測(cè)試機(jī)完成對(duì)所述待測(cè)芯片的電性測(cè)試后，通過(guò)一與門(mén)電路及一計(jì)數(shù)器向所述探針臺(tái)發(fā)送BIN信號(hào)。
【文檔編號(hào)】G01R31/28GK103777131SQ201210413616
【公開(kāi)日】2014年5月7日 申請(qǐng)日期:2012年10月25日 優(yōu)先權(quán)日:2012年10月25日
【發(fā)明者】顧良波, 張志勇, 余琨, 王錦, 葉建明, 郝丹丹 申請(qǐng)人:上海華嶺集成電路技術(shù)股份有限公司