專利名稱：一種驗證專用集成電路的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及專用集成電路開發(fā)技術(shù)領(lǐng)域，特別涉及一種驗證專用集成電路的裝置和方法。
背景技術(shù)：
LTE (Long Term Evolution,長期演進)ASIC (Application SpecificIntegratedCircuit，專用集成電路)在生產(chǎn)后需要驗證，以確定LTE ASIC是否能夠按照既定的要求工作。目前，對LTE ASIC進行驗證時，需要送到封裝測試廠內(nèi)的機臺上進行驗證，并需要設(shè)計配合此機臺的專用測試向量。這種驗證方式費用高，且必須安排時程，一般是在大批量生產(chǎn)的情況才會利用此方式。在初步試產(chǎn)，少量的LTE ASIC進行驗證時，可能需要頻繁調(diào)整LTE ASIC中各功能對應的參數(shù)或者技術(shù)指標，而現(xiàn)有的這種測試機臺采用專用測試向量的方法還不能滿足這樣靈活多變的驗證要求?？梢?，目前還沒有一種可行的能夠在實驗室內(nèi)快速地對LTE ASIC進行驗證的方案。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供可以一種驗證專用集成電路的裝置和方法，使得能夠在實驗室內(nèi)快速地對LTE ASIC進行驗證。為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的本發(fā)明公開了一種驗證專用集成電路的裝置，該裝置適于驗證長期演進專用集成電路LTE ASIC，該裝置包括通用串行總線USB接口單元和數(shù)據(jù)轉(zhuǎn)換單元；所述USB接口單元，用于接收來自測試終端的USB測試數(shù)據(jù)包并發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換單元，以及，接收來自所述數(shù)據(jù)轉(zhuǎn)換單元的USB反饋數(shù)據(jù)包并發(fā)送給所述測試終端，使得所述測試終端能夠根據(jù)發(fā)送的所述USB測試數(shù)據(jù)包和接收的所述USB反饋數(shù)據(jù)對所述LTE ASIC進行驗證；所述數(shù)據(jù)轉(zhuǎn)換單元，用于對接收到的所述USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給所述LTEASIC，以及接收所述LTEASIC對所述第二測試數(shù)據(jù)進行處理后發(fā)送的第一反饋數(shù)據(jù)，對所述第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)，對所述第二反饋數(shù)據(jù)進行打包得到USB反饋數(shù)據(jù)包，并發(fā)送給所述USB接口單元，其中，所述第二測試數(shù)據(jù)的速率是所述第一測試數(shù)據(jù)的速率的兩倍，所述第一反饋數(shù)據(jù)的速率是所述第二反饋數(shù)據(jù)的速率的兩倍。本發(fā)明還公開了一種驗證專用集成電路的方法，該方法適于驗證長期演進專用集成電路LTE ASIC，設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，則該方法包括所述邏輯模塊通過通用串行總線USB接口接收來自測試終端的USB測試數(shù)據(jù)包；所述邏輯模塊對所述USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC，其中，所述第二測試數(shù)據(jù)的速率是所述第一測試數(shù)據(jù)的速率的兩倍；所述邏輯模塊接收所述LTE ASIC對所述第二測試數(shù)據(jù)進行處理后發(fā)送的第一上行反饋數(shù)據(jù)；所述邏輯模塊對所述第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)并打包得到USB反饋數(shù)據(jù)包，其中，所述第一反饋數(shù)據(jù)的速率是所述第二反饋數(shù)據(jù)的速率的兩倍；所述邏輯模塊通過所述USB接口將所述USB反饋數(shù)據(jù)包發(fā)送給所述測試終端，使得所述測試終端能夠根據(jù)發(fā)送的所述USB測試數(shù)據(jù)包和接收的所述USB反饋數(shù)據(jù)對所述LTE ASIC進行驗證。有上述可見，本發(fā)明這種設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，通過該邏輯模塊將測試終端提供的模擬仿真測試數(shù)據(jù)進行模擬射頻部分的處理后傳遞給LTEASIC，以及將LTE ASIC根據(jù)測試數(shù)據(jù)進行相應處理后反饋的反饋數(shù)據(jù)進行模擬射頻部分的處理后傳遞給測試終端，使得測試終端能夠根據(jù)發(fā)送給邏輯模塊的模擬仿真測試數(shù)據(jù)和從邏輯模塊所接收的反饋數(shù)據(jù)對LTE ASIC進行驗證的技術(shù)方案，使得在LTE ASIC的初步試產(chǎn)階段，不再需要送到封裝測試廠內(nèi)的機臺上進行驗證測試，而是利用一個計算機和采用FPGA設(shè)計的邏輯模塊在實驗室內(nèi)就可以完成對LTE ASIC的快速驗證。


圖I是本發(fā)明實施例一中的驗證專用集成電路的方案的原理框圖；圖2是本發(fā)明實施例一中的驗證專用集成電路的裝置的結(jié)構(gòu)框圖；圖3是本發(fā)明實施例一中的驗證專用集成電路的裝置的進一步詳細結(jié)構(gòu)框圖；圖4是本發(fā)明實施例一中的驗證專用集成電路的裝置的更進一步詳細結(jié)構(gòu)框圖；圖5是本發(fā)明實施例一中的下行數(shù)據(jù)部分的時序圖；圖6是本發(fā)明實施例一中的上行數(shù)據(jù)部分的時序圖；圖7是本發(fā)明實施例二中的驗證專用集成電路的方案的原理框圖；圖8是本發(fā)明實施例二中的驗證專用集成電路的裝置的結(jié)構(gòu)框圖；圖9是本發(fā)明實施例三中的一種驗證專用集成電路的方法的流程圖。
具體實施例方式本發(fā)明的核心思想是利用FPGA (Field — Programmable Gate Array,現(xiàn)場可編程門陣列)設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，通過該邏輯模塊將測試終端(如外部的計算機等)提供的模擬仿真測試數(shù)據(jù)進行模擬射頻部分的處理后傳遞給LTEASIC，以及將LTE ASIC對測試數(shù)據(jù)進行的處理返回反饋的數(shù)據(jù)進行模擬射頻部分的處理后傳遞給測試終端，使得測試終端能夠根據(jù)發(fā)送給邏輯模塊的模擬仿真測試數(shù)據(jù)和從邏輯模塊所接收的反饋數(shù)據(jù)對LTE ASIC進行驗證。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明實施方式作進一步地詳細描述。實施例一圖I是本發(fā)明實施例一中的驗證專用集成電路的方案的原理框圖。如圖I所示，左側(cè)方框為待驗證的LTE ASIC 11，右側(cè)方框為測試終端13，中間的方框為本發(fā)明中設(shè)計的一個模擬RF (Radio Frequency，射頻)部分的發(fā)送與接收的邏輯模塊FPGA 12。FPGA 12與測試終端13通過USB (UniversalSerial BUS，通用串行總線)接口通訊。在本發(fā)明的實施例一中，測試終端13可以是計算機。在本發(fā)明的其他實施例中，測試終端13也可以是能夠生成測試數(shù)據(jù)，并能夠根據(jù)測試數(shù)據(jù)和反饋數(shù)據(jù)進行LTE ASIC驗證的其他形式的數(shù)據(jù)處理裝置。圖I中的邏輯模塊FPGA 12可以模擬射頻部分的的ADC和ADC的發(fā)送與接收，替代實際天線，利用USB串口與測試終端13相連提供天線模擬數(shù)據(jù)資料，最終在測試終端13上使用仿真軟件對比結(jié)果，對LTE ASIC進行驗證。LTE的RX和TX訊號為(Double Data Rate，雙倍速率)信號，TX (ADC)部分需提供幀使能信號并確保與發(fā)送的DDR信號的時序問題，RX (DAC)部分需使用異步FIFO同步DDR模塊與內(nèi)部邏輯模塊，并產(chǎn)生出有效的使能訊號。因此，在發(fā)明實施例一中的FPGA部分的設(shè)計如圖2至4所示。圖2是本發(fā)明實施例一中的驗證專用集成電路的裝置的結(jié)構(gòu)框圖。該驗證專用集成電路的裝置即為圖I中的邏輯模塊FPGA 12，用于驗證LTE ASIC110如圖2所示，該驗證專用集成電路的裝置包括USB接口單元21和數(shù)據(jù)轉(zhuǎn)換單元20 ;其中USB接口單元21，用于接收來自測試終端的USB測試數(shù)據(jù)包并發(fā)送給數(shù)據(jù)轉(zhuǎn)換單元20，以及，接收來自數(shù)據(jù)轉(zhuǎn)換單元20的USB反饋數(shù)據(jù)包并發(fā)送給測試終端，使得測試終端能夠根據(jù)發(fā)送的USB測試數(shù)據(jù)包和接收的USB反饋數(shù)據(jù)對LTE ASIC進行驗證；數(shù)據(jù)轉(zhuǎn)換單元20，用于對接收到的USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給LTEASIC，以及接收LTE ASIC對第二測試數(shù)據(jù)進行處理后發(fā)送的第一反饋數(shù)據(jù)，對第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)，對第二反饋數(shù)據(jù)進行打包得到USB反饋數(shù)據(jù)包，并發(fā)送給USB接口單元，其中，第二測試數(shù)據(jù)的速率是第一測試數(shù)據(jù)的速率的兩倍，第一反饋數(shù)據(jù)的速率是第二反饋數(shù)據(jù)的速率的兩倍。圖2所示的裝置使得測試終端能夠根據(jù)發(fā)送測試數(shù)據(jù)和所接收的反饋數(shù)據(jù)對LTEASIC進行驗證。并且該驗證過程可以在實驗室內(nèi)快速完成。圖3是本發(fā)明實施例一中的驗證專用集成電路的裝置的進一步詳細結(jié)構(gòu)框圖。如圖3所示，在該驗證專用集成電路的裝置中，數(shù)據(jù)轉(zhuǎn)換單元20包括轉(zhuǎn)儲單元22、以及分別與轉(zhuǎn)儲單元22連接的下行數(shù)據(jù)處理單元23和上行數(shù)據(jù)處理單元24。參見圖3 轉(zhuǎn)儲單元22，用于對接收到的USB測試數(shù)據(jù)包進行解析，并將解析生成的第一測試數(shù)據(jù)發(fā)送給下行數(shù)據(jù)處理單元23，以及，接收上行數(shù)據(jù)處理單元24發(fā)送的第二反饋數(shù)據(jù)，并打包成USB反饋數(shù)據(jù)包后發(fā)送給USB接口單元21 ;其中，第一測試數(shù)據(jù)包括兩路單倍速率測試數(shù)據(jù)信號和下行幀使能信號，第二反饋數(shù)據(jù)包括兩路單倍速率反饋數(shù)據(jù)信號和上行幀使能信號；下行數(shù)據(jù)處理單元23，用于在接收的第一測試數(shù)據(jù)中的下行幀使能信號的控制下，根據(jù)設(shè)定的下行時鐘信號的采樣頻率，對第一測試數(shù)據(jù)中的兩路單倍速率測試數(shù)據(jù)信號進行輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號，將包括下行幀使能信號、下行時鐘信號和雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給LTE ASIC ；
上行數(shù)據(jù)處理單元24，用于接收LTE ASIC對第二測試數(shù)據(jù)進行處理后發(fā)送的第一反饋數(shù)據(jù)，根據(jù)第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號，根據(jù)第一反饋數(shù)據(jù)中的上行時鐘信號的采樣頻率，從第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號中分離出兩路單倍速率反饋數(shù)據(jù)信號，將包括兩路單倍速率反饋數(shù)據(jù)信號和上行幀使能信號的第二反饋數(shù)據(jù)發(fā)送給轉(zhuǎn)儲單元22。其中，第一測試數(shù)據(jù)包括下行I數(shù)據(jù)信號、下行Q數(shù)據(jù)信號和下行幀使能信號。第二測試數(shù)據(jù)包括下行幀使能信號、下行時鐘信號和下行數(shù)據(jù)信號。下行數(shù)據(jù)信號是雙倍速率數(shù)據(jù)信號，下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)信號分別是相對的單倍速率數(shù)據(jù)信號。第一反饋數(shù)據(jù)包括上行時鐘信號和上行數(shù)據(jù)信號。第二反饋數(shù)據(jù)包括上行I數(shù)據(jù)信號、上行Q數(shù)據(jù)信號和上行幀使能信號。上行數(shù)據(jù)信號是雙倍速率數(shù)據(jù)信號，上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號分別是相對的單倍速率數(shù)據(jù)信號。需要說明的是，在本申請文件中，以LTE ASIC為參考，將LTE ASIC所接收的信號定義為下行信號，將LTE ASIC發(fā)送的信號定義為上行信號。圖4是本發(fā)明實施例一中的驗證專用集成電路的裝置的更進一步詳細結(jié)構(gòu)框圖。參見圖4，在本發(fā)明實施例一中的驗證專用集成電路的裝置中，下行數(shù)據(jù)處理單元23包括雙倍數(shù)據(jù)速率輸出ODDR子單元232和模數(shù)轉(zhuǎn)換接口子單元231，其中ODDR子單元232，用于接收轉(zhuǎn)儲單元22發(fā)送的包括下行I數(shù)據(jù)信號、下行Q數(shù)據(jù)信號和下行幀使能信號的第一測試數(shù)據(jù)，在下行幀使能信號有效期間，根據(jù)設(shè)定的下行時鐘信號的采樣頻率，對下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號，將包括下行幀使能信號、下行時鐘信號和雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給模數(shù)轉(zhuǎn)換接口子單元231，其中，所述下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)信號分別為單倍速率測試數(shù)據(jù)信號；模數(shù)轉(zhuǎn)換接口子單元231與LTE ASIC 11的信號接收接口匹配，用于將接收的第二測試數(shù)據(jù)發(fā)送給LTEASIC 11。圖5是本發(fā)明實施例一中的下行數(shù)據(jù)部分的時序圖。該時序圖為從一次仿真驗證過程中截取的圖。參見圖5，DUMP_I_DATA為下行I數(shù)據(jù)信號，DUMP_Q_DATA為下行Q數(shù)據(jù)信號，ADC_CLK0UT為下行時鐘信號，F(xiàn)RAME_START為下行幀使能信號，ADC_DATA為下行數(shù)據(jù)信號。在圖5中，由于是仿真用數(shù)據(jù)，所以下行I數(shù)據(jù)信號DUMP_I_DATA和下行Q數(shù)據(jù)信號DUMP_Q_DATA都取了常數(shù)。在FRAME_START信號高電平有效期間，根據(jù)ADC_CLK0UT的時鐘沿對DUMP_I_DATA和DUMP_Q_DATA輪循采樣，得到一路下行數(shù)據(jù)信號，具體來說，在本實施例中，在ADC_CLK0UT的時鐘上升沿采DUMP_I_DATA，在ADC_CLK0UT的時鐘下降沿采DUMP_Q_DATA。當然在本發(fā)明的其它實施例中，可以在ADC_CLK0UT的時鐘下降沿采DUMP_I_DATA,在 ADC_CLK0UT 的時鐘上升沿采 DUMP_Q_DATA。因此，在圖4中，ODDR子單元232，用于在下行幀使能信號有效期間，在下行時鐘信號的每個上升沿對下行I數(shù)據(jù)信號進行采樣，在下行時鐘信號的每個下降沿對下行Q數(shù)據(jù)信號進行采樣，得到一路雙倍速率下行數(shù)據(jù)信號；或者，ODDR子單元232，用于在下行幀使能信號有效期間，在下行時鐘信號的每個下降沿對下行I數(shù)據(jù)信號進行采樣，在下行時鐘信號的每個上升沿對下行Q數(shù)據(jù)信號進行采樣，得到一路雙倍速率下行數(shù)據(jù)信號。在圖4中，ODDR子單元232將下行數(shù)據(jù)信號通過模數(shù)轉(zhuǎn)換接口子單元231發(fā)送給LTE ASIC 11時會有一定的延時，因此為了保證時序，需要將下行時鐘信號也進行相應的延時后在發(fā)送給LTE ASIC 11。在本發(fā)明的一個具體實施例中，將下行時鐘信號位移45度角后輸出給LTE ASIC 11。這里一個時鐘周期為360度，位移45度角即為延時1/8時鐘周期。因此，ODDR子單元232，進一步用于先將下行時鐘信號位移指定角度，將位移指定角度后的下行時鐘信號包含在第二測試數(shù)據(jù)中通過模數(shù)轉(zhuǎn)換接口子單元231發(fā)送給LTEASIC 11。參見圖4，上行數(shù)據(jù)處理單元24包括數(shù)模轉(zhuǎn)換接口子單元241、雙倍數(shù)據(jù)速率輸A IDDR子單元242和異步先入先出FIFO子單元243，其中數(shù)模轉(zhuǎn)換接口子單元241與LTE ASIC 11的信號輸出接口匹配，用于將LTE ASIC11輸出的包括上行時鐘信號和雙倍速率的上行數(shù)據(jù)信號的第一反饋數(shù)據(jù)發(fā)送給IDDR子單元 242 ；IDDR子單元242，用于接收數(shù)模轉(zhuǎn)換接口子單元241發(fā)送的上行時鐘信號和上行數(shù)據(jù)信號，根據(jù)上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號，根據(jù)上行時鐘信號的采用頻率，從雙倍速率的上行數(shù)據(jù)信號中分離出上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號，將包括上行I數(shù)據(jù)信號、上行Q數(shù)據(jù)信號和上行幀使能信號的第二反饋數(shù)據(jù)發(fā)送給異步FIFO子單元243 ;上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號為單倍速率反饋數(shù)據(jù)信號；IDDR子單元242根據(jù)上行時鐘信號的采用頻率，從雙倍速率上行數(shù)據(jù)信號中分離出上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號具體為先根據(jù)上行時鐘信號的頻率生成相對的使能信號，根據(jù)相對的使能信號從雙倍速率上行數(shù)據(jù)信號中分離出上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號。異步FIFO子單元243，用于將所接收的包括上行I數(shù)據(jù)信號、上行Q數(shù)據(jù)信號和上行幀使能信號的第二反饋數(shù)據(jù)，按照轉(zhuǎn)儲單元22所能接受的速率發(fā)送給轉(zhuǎn)儲單元22。這里，異步FIFO子單元243起到匹配數(shù)據(jù)傳輸速率的作用，用于同步IDDR子單元242和轉(zhuǎn)儲單元22之間的數(shù)據(jù)速率。圖6是本發(fā)明實施例一中的上行數(shù)據(jù)部分的時序圖。該時序圖為從一次仿真驗證過程中截取的圖。參見圖6，DAC_CLKIN為上行時鐘信號，DAC_DATA為上行數(shù)據(jù)信號。I_DATA為上行I數(shù)據(jù)信號，Q_DATA為上行Q數(shù)據(jù)信號，ENABLE為相對的使能信號，F(xiàn)RAME_START為上行幀使能信號，參見圖6，在DAC_CLKIN的每個時鐘周期上行數(shù)據(jù)信號有兩個數(shù)據(jù)，首先根據(jù)DAC_CLKIN產(chǎn)生相對的ENABLE信號，該ENABLE信號是一個脈沖信號，且ENABLE周期與DAC_CLKIN的周期相同，ENABLE的脈沖寬度等于DAC_CLKIN的1/4周期。根據(jù)DAC_DATA的有效數(shù)據(jù)的有無生成上行幀使能信號，即有DAC_DATA數(shù)據(jù)時幀使能信號FRAME_START為高電平有效，沒有DAC_DATA數(shù)據(jù)時幀使能信號FRAME_START為低電平無效。在ENABLE信號的脈沖上升沿，將該脈沖之前的兩個DAC_DATA數(shù)據(jù)分別作為該脈沖周期內(nèi)的I數(shù)據(jù)和Q數(shù)據(jù)。例如對于圖6中的右側(cè)的兩條豎線之間的連個連續(xù)的DAC_DATA數(shù)據(jù)FFO和00C，其在最右側(cè)豎線所經(jīng)過的ENABLE的脈沖周期內(nèi)，被分別作為I數(shù)據(jù)和Q數(shù)據(jù)。這樣可以將DAC_DATA分解為 I_DATA 和 Q_DATA。通過本實施例一中的上述技術(shù)方案，能夠快速且靈活地在實驗室內(nèi)驗證LTEASIC，迅速確認接收發(fā)送的功能正確與否。為LTE ASIC的初步試產(chǎn)期，提供了對少量LTEASIC的功能進行驗證的方式,大大節(jié)省成本。實施例二圖I是本發(fā)明實施例二中的驗證專用集成電路的方案的原理框圖。如圖I所示，左側(cè)方框為待驗證的LTE ASIC 71，右側(cè)方框為測試終端73，中間的方框為本發(fā)明中設(shè)計的一個模擬射頻部分的發(fā)送與接收的邏輯模塊FPGA72。FPGA 72與測試終端73通過USB接口通訊。該方案與實施例一圖I所示的方案相比多了第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器DDR2SDRAM 74的應用。這里，DDR2SDRAM 74作為暫存空間，用于匹配USB接口上的數(shù)據(jù)傳輸速率。圖8是本發(fā)明實施例二中的驗證專用集成電路的裝置的結(jié)構(gòu)框圖。該驗證專用集成電路的裝置即為圖7中的邏輯模塊FPGA 72，用于驗證LTE ASIC71。參見圖8，該驗證專用集成電路的裝置包括設(shè)計于FPGA上的USB接口單元81和數(shù)據(jù)轉(zhuǎn)換單元80。數(shù)據(jù)轉(zhuǎn)換單元80包括轉(zhuǎn)儲單元82、下行數(shù)據(jù)處理單元83和上行數(shù)據(jù)處理單元84。下行數(shù)據(jù)處理單元83包括0DDR子單元832和模數(shù)轉(zhuǎn)換接口子單元831。上行數(shù)據(jù)處理單元84包括數(shù)模轉(zhuǎn)換接口子單元841、IDDR子單元842和異步先入先出FIFO子單元843。圖8中的上述的各單元和子單元的與圖4中的各對應的單元和子單元的功能結(jié)構(gòu)相同。本實施例二圖8與實施例一圖4的區(qū)別在于，圖8所示的裝置還包括DDR2SDRAM控制器85，用于控制對DDR2SDRAM 74的數(shù)據(jù)讀寫。則轉(zhuǎn)儲單元82，用于通過DDR2SDRAM控制器85向DDR2SDRAM74存數(shù)據(jù)或從中取數(shù)據(jù)，以匹配通過USB接口單元82發(fā)送或接收數(shù)據(jù)的速率。例如，轉(zhuǎn)儲單元82通過USB接口單元81發(fā)送和接收數(shù)據(jù)的速率與測試終端73的USB接口的數(shù)據(jù)傳輸速率不匹配時，將來不及發(fā)送或接收的數(shù)據(jù)暫存到DDR2SDRAM 74中。實施例一圖2-4所示的裝置和實施例二圖8所示的裝置可以是獨立設(shè)計的FPGA芯片。在本發(fā)明的其他實施例中，也可以將此設(shè)計集成在LTE ASIC內(nèi)，通過開關(guān)設(shè)計將LTEASIC的收發(fā)數(shù)據(jù)引入FPGA芯片進行驗證，或者將LTEASIC的收發(fā)數(shù)據(jù)通過實際的RF部分傳輸。目前獨立的FPGA設(shè)計方式，是初期為了應對隨時更新設(shè)計需求，避免放在ASIC設(shè)計中有缺陷導致無法彌補性錯誤，同時增加設(shè)計冗余的一種驗證方案，待ASIC方案確定，可以將這種設(shè)計放入LTE ASIC中?？梢钥闯?，在上述的實施例中，為了能夠發(fā)送與接收LTE的DDR信號，使用FPGAIDDR及0DDR，并使用異步FIFO作為同步資料，而采用DDR2SDRAM作為暫存空間，加大測試向量的數(shù)據(jù)量，使用USB串口可與計算機配合，在計算機在使用專用的仿真軟件，即可快速對比起發(fā)送與接收的結(jié)果，進而對LTE ASIC的功能是否正常進行驗證。實施例三圖9是本發(fā)明實施例三中的一種驗證專用集成電路的方法的流程圖。該方法適于驗證LTE ASIC，設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，則該方法包括S901，邏輯模塊通過通用串行總線USB接口接收來自測試終端的USB測試數(shù)據(jù)包。S902,邏輯模塊對USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給LTEASIC，其中，第二測試數(shù)據(jù)的速率是所述第一測試數(shù)據(jù)的速率的兩倍。其中，第一測試數(shù)據(jù)包括下行I數(shù)據(jù)信號、下行Q數(shù)據(jù)信號和下行幀使能信號。第二測試數(shù)據(jù)包括下行幀使能信號、下行時鐘信號和下行數(shù)據(jù)信號。下行數(shù)據(jù)信號是雙倍速率數(shù)據(jù)信號，下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)信號分別是相對的單倍速率數(shù)據(jù)信號。本步驟中，邏輯模塊在第一測試數(shù)據(jù)中的下行幀使能信號的控制下，根據(jù)設(shè)定的下行時鐘信號的采用頻率對第一測試數(shù)據(jù)中的兩路單倍速率測試數(shù)據(jù)信號進行輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號，然后將包括下行幀使能信號、下行時鐘信號和雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給LTE ASIC0具體地在本步驟中，在下行幀使能信號有效期間，在下行時鐘信號的每個上升沿對下行I數(shù)據(jù)信號進行采樣，在下行時鐘信號的每個下降沿對下行Q數(shù)據(jù)信號進行采樣，得到一路下行數(shù)據(jù)信號?；蛘?，在下行幀使能信號有效期間，在下行時鐘信號的每個下降沿對下行I數(shù)據(jù)信號進行采樣，在下行時鐘信號的每個上升沿對下行Q數(shù)據(jù)信號進行采樣，得到一路下行數(shù)據(jù)信號。在本發(fā)明的其他實施例中，將下行幀使能信號、下行時鐘信號和下行數(shù)據(jù)信號發(fā)送給LTE ASIC之前，還可以將下行時鐘信號位移指定角度，然后將下行幀使能信號、位移指定角度后的下行時鐘信號和下行數(shù)據(jù)信號發(fā)送給LTE ASIC。這主要是考慮邏輯模塊將下行數(shù)據(jù)發(fā)送給LTE ASIC的硬件邏輯在數(shù)據(jù)傳輸上會有一些延時，因此為了保證時序，需要將下行時鐘信號也進行相應的延時后在發(fā)送給LTE ASIC0在本發(fā)明的一個具體實施例中，將下行時鐘信號位移45度角后輸出給LTE ASIC0這里一個時鐘周期為360度，位移45度角即為延時1/8時鐘周期。S903，邏輯模塊接收LTE ASIC對第二測試數(shù)據(jù)進行處理后發(fā)送的第一上行反饋數(shù)據(jù)。S904，邏輯模塊對第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)并打包得到USB反饋數(shù)據(jù)包，其中，所述第一反饋數(shù)據(jù)的速率是所述第二反饋數(shù)據(jù)的速率的兩倍。其中，第一反饋數(shù)據(jù)包括上行時鐘信號和上行數(shù)據(jù)信號。第二反饋數(shù)據(jù)包括上行I數(shù)據(jù)信號、上行Q數(shù)據(jù)信號和上行幀使能信號。上行數(shù)據(jù)信號是雙倍速率數(shù)據(jù)信號，上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號分別是相對的單倍速率數(shù)據(jù)信號。本步驟中，邏輯模塊根據(jù)第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號，根據(jù)第一反饋數(shù)據(jù)中的上行時鐘信號的采樣頻率，從雙倍速率上行數(shù)據(jù)信號中分離出兩路單倍速率反饋數(shù)據(jù)信號，然后將包括兩路單倍速率反饋數(shù)據(jù)信號和上行幀使能信號的第二反饋數(shù)據(jù)打包成USB反饋數(shù)據(jù)包。S905，邏輯模塊通過USB接口將USB反饋數(shù)據(jù)包發(fā)送給測試終端，使得測試終端能夠根據(jù)發(fā)送的USB測試數(shù)據(jù)包和接收的USB反饋數(shù)據(jù)對LTEASIC進行驗證。如果，邏輯模塊的數(shù)據(jù)收發(fā)速率與測試終端的USB接口的數(shù)據(jù)傳輸速率不匹配，則圖9所示的方法進一步包括采用第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器DDR2SDRAM作為暫存，以匹配USB接口上的發(fā)送和接收數(shù)據(jù)的速率。即邏輯模塊通過DDR2SDRAM控制器向DDR2SDRAM存取數(shù)據(jù)，以匹配通過USB接口發(fā)送或接收數(shù)據(jù)的速率。在本發(fā)明的一個實施例中，還可以將邏輯模塊集成于所述LTE ASIC中，并通過開關(guān)設(shè)計將LTE ASIC的收發(fā)數(shù)據(jù)引入所述邏輯模塊中。
綜上所述，本發(fā)明這種設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，通過該邏輯模塊將測試終端提供的模擬仿真測試數(shù)據(jù)進行模擬射頻部分的處理后傳遞給LTEASIC，以及將LTE ASIC根據(jù)測試數(shù)據(jù)進行相應處理后返回的反饋數(shù)據(jù)進行模擬射頻部分的處理后傳遞給測試終端，使得測試終端能夠根據(jù)發(fā)送給邏輯模塊的模擬仿真測試數(shù)據(jù)和從邏輯模塊所接收的反饋數(shù)據(jù)對LTE ASIC進行驗證的技術(shù)方案，使得在LTE ASIC的初步試產(chǎn)階段，不再需要送到封裝測試廠內(nèi)的機臺上進行驗證測試，而是利用一個計算機和采用FPGA設(shè)計的邏輯模塊在實驗室內(nèi)就可以完成對LTE ASIC的快速驗證。以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換、改進等，均包含在本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種驗證專用集成電路的裝置，該裝置適于驗證長期演進專用集成電路LTE ASIC，其特征在于，該裝置包括通用串行總線USB接口單元和數(shù)據(jù)轉(zhuǎn)換單元； 所述USB接口單元，用于接收來自測試終端的USB測試數(shù)據(jù)包并發(fā)送給所述數(shù)據(jù)轉(zhuǎn)換單元，以及，接收來自所述數(shù)據(jù)轉(zhuǎn)換單元的USB反饋數(shù)據(jù)包并發(fā)送給所述測試終端，使得所述測試終端能夠根據(jù)發(fā)送的所述USB測試數(shù)據(jù)包和接收的所述USB反饋數(shù)據(jù)對所述LTEASIC進行驗證； 所述數(shù)據(jù)轉(zhuǎn)換單元，用于對接收到的所述USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給所述LTEASIC，以及接收所述LTE ASIC對所述第二測試數(shù)據(jù)進行處理后發(fā)送的第一反饋數(shù)據(jù)，對所述第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)，對所述第二反饋數(shù)據(jù)進行打包得到USB反饋數(shù)據(jù)包，并發(fā)送給所述USB接口單元，其中，所述第二測試數(shù)據(jù)的速率是所述第一測試數(shù)據(jù)的速率的兩倍，所述第一反饋數(shù)據(jù)的速率是所述第二反饋數(shù)據(jù)的速率的兩倍。
2.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述數(shù)據(jù)轉(zhuǎn)換單元包括轉(zhuǎn)儲單元、以及分別與所述轉(zhuǎn)儲單元連接的下行數(shù)據(jù)處理單元和上行數(shù)據(jù)處理單元，其中 所述轉(zhuǎn)儲單元，用于對接收到的所述USB測試數(shù)據(jù)包進行解析，并將解析生成的第一測試數(shù)據(jù)發(fā)送給所述下行數(shù)據(jù)處理單元，以及，接收所述上行數(shù)據(jù)處理單元發(fā)送的第二反饋數(shù)據(jù)，并打包成USB反饋數(shù)據(jù)包后發(fā)送給所述USB接口單元；其中，所述第一測試數(shù)據(jù)包括兩路單倍速率測試數(shù)據(jù)信號和下行幀使能信號，所述第二反饋數(shù)據(jù)包括兩路單倍速率反饋數(shù)據(jù)信號和上行幀使能信號； 所述下行數(shù)據(jù)處理單元，用于在接收的所述第一測試數(shù)據(jù)中的下行幀使能信號的控制下，根據(jù)設(shè)定的下行時鐘信號的采樣頻率，對所述第一測試數(shù)據(jù)中的兩路單倍速率測試數(shù)據(jù)信號進行輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號，將包括所述下行幀使能信號、所述下行時鐘信號和所述雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC ； 所述上行數(shù)據(jù)處理單元，用于接收所述LTE ASIC對所述第二測試數(shù)據(jù)進行處理后發(fā)送的第一反饋數(shù)據(jù)，根據(jù)所述第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號，根據(jù)所述第一反饋數(shù)據(jù)中的上行時鐘信號的采樣頻率，從所述第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號中分離出兩路單倍速率反饋數(shù)據(jù)信號，將包括所述兩路單倍速率反饋數(shù)據(jù)信號和所述上行幀使能信號的第二反饋數(shù)據(jù)發(fā)送給所述轉(zhuǎn)儲單元。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述下行數(shù)據(jù)處理單元包括雙倍數(shù)據(jù)速率輸出ODDR子單元和模數(shù)轉(zhuǎn)換接口子單元，其中 所述ODDR子單元，用于接收所述轉(zhuǎn)儲單元發(fā)送的包括下行I數(shù)據(jù)信號、下行Q數(shù)據(jù)信號和下行幀使能信號的第一測試數(shù)據(jù)，在所述下行幀使能信號有效期間，根據(jù)設(shè)定的下行時鐘信號的采樣頻率，對下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)進行輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號，將包括所述下行幀使能信號、所述下行時鐘信號和所述雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給所述模數(shù)轉(zhuǎn)換接口子單元，其中，所述下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)信號分別為單倍速率測試數(shù)據(jù)信號； 所述模數(shù)轉(zhuǎn)換接口子單元與所述LTE ASIC的信號接收接口匹配，用于將接收的所述第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC0
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述ODDR子單元，用于在下行幀使能信號有效期間，在所述下行時鐘信號的每個上升沿對下行I數(shù)據(jù)信號進行采樣，在所述下行時鐘信號的每個下降沿對下行Q數(shù)據(jù)信號進行采樣，得到一路雙倍速率下行數(shù)據(jù)信號； 或者， 所述ODDR子單元，用于在下行幀使能信號有效期間，在所述下行時鐘信號的每個下降沿對下行I數(shù)據(jù)信號進行采樣，在所述下行時鐘信號的每個上升沿對下行Q數(shù)據(jù)信號進行采樣，得到一路雙倍速率下行數(shù)據(jù)信號。
5.根據(jù)權(quán)利要求3所述的裝置，其特征在于， 所述ODDR子單元，進一步用于將所述下行時鐘信號位移指定角度，將位移指定角度后的下行時鐘信號包含在所述第二測試數(shù)據(jù)中通過所述模數(shù)轉(zhuǎn)換接口子單元發(fā)送給所述LTEASIC0
6.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述上行數(shù)據(jù)處理單元包括數(shù)模轉(zhuǎn)換接口子單元、雙倍數(shù)據(jù)速率輸入IDDR子單元和異步先入先出FIFO子單元，其中 所述數(shù)模轉(zhuǎn)換接口子單元與所述LTE ASIC的信號輸出接口匹配，用于將所述LTE ASIC輸出的包括上行時鐘信號和雙倍速率上行數(shù)據(jù)信號的所述第一反饋數(shù)據(jù)發(fā)送給所述IDDR子單元； 所述IDDR子單元，用于根據(jù)所述雙倍速率上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號，根據(jù)所上行時鐘信號的采樣頻率，從所述雙倍速率上行數(shù)據(jù)信號中分離出上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號，將包括所述上行I數(shù)據(jù)信號、所述上行Q數(shù)據(jù)信號和所述上行幀使能信號的第二反饋數(shù)據(jù)發(fā)送給所述異步FIFO子單元，所述上行I數(shù)據(jù)信號和上行Q數(shù)據(jù)信號為單倍速率反饋數(shù)據(jù)信號； 所述異步FIFO子單元，用于將所接收的所述第二反饋數(shù)據(jù)發(fā)送給所述轉(zhuǎn)儲單元。
7.根據(jù)權(quán)利要求2所述的裝置，其特征在于，該裝置進一步包括第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器DDR2 SDRAM,和一個DDR2SDRAM控制器； 所述轉(zhuǎn)儲單元，用于通過所述DDR2SDRAM控制器向DDR2SDRAM存取數(shù)據(jù)，以匹配通過USB接口單元發(fā)送或接收數(shù)據(jù)的速率。
8.根據(jù)權(quán)利要求I至7中任一項所述的裝置，其特征在于，該裝置集成在所述LTEASIC中，并通過開關(guān)設(shè)計將LTE ASIC的收發(fā)數(shù)據(jù)引入該裝置中。
9.根據(jù)權(quán)利要求I至7中任一項所述的裝置，其特征在于，該裝置設(shè)計于現(xiàn)場可編成門陣列FPGA中。
10.一種驗證專用集成電路的方法，該方法適于驗證長期演進專用集成電路LTE ASIC,其特征在于，設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，則該方法包括 所述邏輯模塊通過通用串行總線USB接口接收來自測試終端的USB測試數(shù)據(jù)包； 所述邏輯模塊對所述USB測試數(shù)據(jù)包進行解析，并對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC，其中，所述第二測試數(shù)據(jù)的速率是所述第一測試數(shù)據(jù)的速率的兩倍； 所述邏輯模塊接收所述LTE ASIC對所述第二測試數(shù)據(jù)進行處理后發(fā)送的第一上行反饋數(shù)據(jù)； 所述邏輯模塊對所述第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)并打包得到USB反饋數(shù)據(jù)包，其中，所述第一反饋數(shù)據(jù)的速率是所述第二反饋數(shù)據(jù)的速率的兩倍； 所述邏輯模塊通過所述USB接口將所述USB反饋數(shù)據(jù)包發(fā)送給所述測試終端，使得所述測試終端能夠根據(jù)發(fā)送的所述USB測試數(shù)據(jù)包和接收的所述USB反饋數(shù)據(jù)對所述LTEASIC進行驗證。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述邏輯模塊對解析出的第一測試數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC包括 所述邏輯模塊在第一測試數(shù)據(jù)中的下行幀使能信號的控制下，根據(jù)設(shè)定的下行時鐘信號的采用頻率對所述第一測試數(shù)據(jù)中的兩路單倍速率測試數(shù)據(jù)信號進行輪循采樣，得到一路雙倍速率下行數(shù)據(jù)信號； 將包括所述下行幀使能信號、所述下行時鐘信號和所述雙倍速率下行數(shù)據(jù)信號的第二測試數(shù)據(jù)發(fā)送給所述LTE ASIC0
12.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述邏輯模塊對所述第一反饋數(shù)據(jù)進行速率轉(zhuǎn)換，獲得第二反饋數(shù)據(jù)并打包得到USB反饋數(shù)據(jù)包包括 所述邏輯模塊根據(jù)所述第一反饋數(shù)據(jù)中的雙倍速率上行數(shù)據(jù)信號的有效數(shù)據(jù)的有無生成上行幀使能信號； 根據(jù)所述第一反饋數(shù)據(jù)中的上行時鐘信號的采樣頻率，從所述雙倍速率上行數(shù)據(jù)信號中分離出兩路單倍速率反饋數(shù)據(jù)信號； 將包括所述兩路單倍速率反饋數(shù)據(jù)信號和所述上行幀使能信號的第二反饋數(shù)據(jù)打包成USB反饋數(shù)據(jù)包。
13.根據(jù)權(quán)利要求11所述的方法，其特征在于，所述得到一路雙倍速率下行數(shù)據(jù)信號包括 在下行幀使能信號有效期間，在所述下行時鐘信號的每個上升沿對下行I數(shù)據(jù)信號進行采樣，在所述下行時鐘信號的每個下降沿對下行Q數(shù)據(jù)信號進行采樣，得到一路下行數(shù)據(jù)信號； 或者， 在下行幀使能信號有效期間，在所述下行時鐘信號的每個下降沿對下行I數(shù)據(jù)信號進行采樣，在所述下行時鐘信號的每個上升沿對下行Q數(shù)據(jù)信號進行采樣，得到一路下行數(shù)據(jù)信號； 其中，所述下行I數(shù)據(jù)信號和下行Q數(shù)據(jù)信號分別為單倍速率測試數(shù)據(jù)信號。
14.根據(jù)權(quán)利要求10所述的方法，其特征在于，將第二測試數(shù)據(jù)發(fā)送給LTEASIC之前，該方法進一步包括 將所述第二測試數(shù)據(jù)中的下行時鐘信號位移指定角度。
15.根據(jù)權(quán)利要求10所述的方法，其特征在于，該方法進一步包括 所述邏輯模塊通過第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器DDR2SDRAM控制器向DDR2SDRAM存取數(shù)據(jù)，以匹配通過USB接口發(fā)送或接收數(shù)據(jù)的速率。
全文摘要
本發(fā)明公開了一種驗證專用集成電路的裝置和方法。在本發(fā)明中，設(shè)計一個模擬射頻部分的發(fā)送與接收的邏輯模塊，通過該邏輯模塊將測試終端提供的測試數(shù)據(jù)進行射頻部分的處理后傳遞給LTE ASIC，以及將LTE ASIC根據(jù)測試數(shù)據(jù)進行相應處理后反饋的反饋數(shù)據(jù)進行射頻部分的處理后傳遞給測試終端，使得測試終端能根據(jù)發(fā)送給邏輯模塊的測試數(shù)據(jù)和從邏輯模塊所接收的反饋數(shù)據(jù)對LTE ASIC進行驗證。本發(fā)明的技術(shù)方案，使得在LTE ASIC的初步試產(chǎn)階段，不再需要送到封裝測試廠內(nèi)的機臺上進行驗證測試，而是利用一個計算機和采用FPGA設(shè)計的邏輯模塊在實驗室內(nèi)就可以完成對LTEASIC的快速驗證，節(jié)省成本。
文檔編號G01R31/28GK102981116SQ201210433719
公開日2013年3月20日 申請日期2012年11月2日 優(yōu)先權(quán)日2012年11月2日
發(fā)明者王亮, 王帥鵬 申請人:北京創(chuàng)毅訊聯(lián)科技股份有限公司