Tddb失效預警電路的制作方法
【專利摘要】本發(fā)明提供一種TDDB失效預警電路，包括：應力電壓產(chǎn)生模塊100，其輸入端接入時鐘信號，用于產(chǎn)生應力電壓；應力電壓選擇模塊200，與應力電壓產(chǎn)生模塊100的輸出端連接，用于選擇不同的應力加載到測試電容209，加速所述測試電容的TDDB失效；輸出模塊300，與應力電壓選擇模塊的輸出端連接，用于將輸入電壓轉(zhuǎn)化為標準的數(shù)字信號輸出；并且當所述測試電容發(fā)生失效擊穿時，所述輸出模塊輸出低電平，發(fā)出報警信號。本發(fā)明具有靈活性、高可靠性，以及易于實現(xiàn)和推廣應用等優(yōu)點，能夠在集成電路發(fā)生TDDB失效前準確地給出報警信號。
【專利說明】TDDB失效預警電路
【技術(shù)領域】
[0001]本發(fā)明涉及集成電路可靠性【技術(shù)領域】,特別是涉及一種TDDB (Time DependentDielectric Breakdown,與時間相關(guān)的柵介質(zhì)擊穿)失效預警電路。
【背景技術(shù)】
[0002]集成電路的發(fā)展遵循“摩爾定律”，即集成度以每十八個月翻一番的速度急劇增力口。當前一個芯片上集成的電路元件早已超過十億。未來集成電路的主要方向發(fā)展之一，是特征尺寸繼續(xù)等比例縮小，當前器件特征尺寸已達到22nm。但隨著集成電路特征尺寸不斷縮小，柵氧化層的厚度進一步變薄，而電源電壓卻不宜降低，在較高的電場強度下，使柵氧化層的性能成為一個突出的可靠性問題。柵氧抗電性能不好將引起集成電路的電參數(shù)不穩(wěn)定，如閾值電壓漂移、跨導下降、漏電流增加等，進一步可引起柵氧化層的擊穿失效，這稱為與時間相關(guān)的柵介質(zhì)擊穿(Time Dependent Dielectric Breakdown, TDDB)失效。針對高可靠性需求，集成電路可靠性保障已從過去主要通過可靠性試驗和篩選來控制最終產(chǎn)品的可靠性，逐步轉(zhuǎn)向工藝過程控制、加強可靠性設計與功能設計的協(xié)同、故障預測與健康管理(Prognostics and Health Management, PHM)技術(shù)設計?；?PHM 技術(shù)的“視情維修”，可以避免傳統(tǒng)“定時維修”的維修過剩或“事后維修”造成的巨大損失，具有良好的應用前景。PHM技術(shù)有三種主要實現(xiàn)方法:(a)預兆單元方法；(b)失效先兆監(jiān)控方法；(C)壽命損耗監(jiān)測方法。其中，預兆單元方法根據(jù)電路模塊或元件的失效機理，在電路中增加易損單元，使其先于主單元失效而提供預警，達到保證主單元安全的目的。
[0003]傳統(tǒng)技術(shù)有基于預兆單元方法的、可對TDDB引起的失效進行報警的電路，該預警電路可以作為IP嵌入到宿主電路中，與宿主電路一起生產(chǎn)、制造、運輸、使用，可實現(xiàn)對宿主電路的實時健康監(jiān)測及預警功能，進而避免傳統(tǒng)“定時維修”的維修過?；颉笆潞缶S修”造成的巨大損失。
[0004]但此種技術(shù)存在如下缺點:
[0005](I)采用Diskon電荷泵，在CMOS工藝中較難以實現(xiàn)，不利于推廣應用；(2)只產(chǎn)生某種固定大小的應力電壓，不能實現(xiàn)用戶自定義功能，缺少使用靈活性；(3)使比較器輸入端晶體管的柵介質(zhì)層也處在應力之下，可能會引起預警電路自身晶體管出現(xiàn)TDDB失效，難以保證預警電路自身可靠性，進而會導致虛警發(fā)生。

【發(fā)明內(nèi)容】

[0006]基于此，本發(fā)明提供一種TDDB失效預警電路，具有靈活性、高可靠性，以及易于實現(xiàn)和推廣應用等優(yōu)點，能夠在集成電路發(fā)生TDDB失效前準確地給出報警信號。
[0007]一種TDDB失效預警電路，包括:
[0008]應力電壓產(chǎn)生模塊100，其輸入端接入時鐘信號，用于產(chǎn)生應力電壓；
[0009]應力電壓選擇模塊200，與應力電壓產(chǎn)生模塊100的輸出端連接，用于選擇不同的應力加載到測試電容209，加速所述測試電容的TDDB失效；[0010]輸出模塊300，與應力電壓產(chǎn)生模塊的輸出端連接，用于將輸入電壓轉(zhuǎn)化為標準的數(shù)字信號輸出；并且當所述測試電容發(fā)生失效擊穿時，所述輸出模塊輸出低電平，發(fā)出報警信號。
[0011]上述TDDB失效預警電路，應力電壓產(chǎn)生模塊接入時鐘信號，用戶可以選擇自己所需的應力，應力電壓選擇模塊能選擇不同的應力加載到測試電容，加速所述測試電容的TDDB失效，該電路實現(xiàn)了用戶自定義功能，增強了使用靈活性；本發(fā)明可減少任務中因集成電路發(fā)生TDDB故障引起的風險，保證充裕的無故障工作時間，并提高任務成功率能夠準確地產(chǎn)生應力電壓，且在CMOS工藝中易于實現(xiàn)和推廣應用。
【專利附圖】

【附圖說明】
[0012]圖1為本發(fā)明TDDB失效預警電路在一實施例中的電路結(jié)構(gòu)圖。
[0013]圖2是圖1中應力電壓產(chǎn)生模塊的電路結(jié)構(gòu)圖。
[0014]圖3是圖1中應力電壓選擇模塊的電路結(jié)構(gòu)圖。
[0015]圖4是圖1中輸出模塊的電路結(jié)構(gòu)圖。
[0016]圖5是圖1中TDDB失效預警電路仿真圖。
【具體實施方式】
[0017]下面結(jié)合實施例及附圖對本發(fā)明作進一步詳細說明，但本發(fā)明的實施方式不限于此。
[0018]如圖1所示，是本發(fā)明TDDB失效預警電路在一實施例中的結(jié)構(gòu)示意圖，包括:
[0019]應力電壓產(chǎn)生模塊100，其輸入端接入時鐘信號，用于產(chǎn)生應力電壓；
[0020]應力電壓選擇模塊200，與應力電壓產(chǎn)生模塊100的輸出端連接，用于選擇不同的應力加載到測試電容209，加速所述測試電容的TDDB失效；
[0021]輸出模塊300,與應力電壓產(chǎn)生模塊的輸出端連接，用于將輸入電壓轉(zhuǎn)化為標準的數(shù)字信號輸出；并且當所述測試電容發(fā)生擊穿失效時，所述輸出模塊輸出低電平，發(fā)出報警信號。
[0022]在一較佳實施例中，所述應力電壓產(chǎn)生模塊100由互不交疊的時鐘信號CLK1、CLK2控制產(chǎn)生3Vdd-Vth的輸出電壓，輸出電壓與應力電壓選擇模塊200連接；可設置開關(guān)001，控制時鐘信號的輸入。
[0023]在一較佳實施例中，如圖2所示,所述應力電壓產(chǎn)生模塊100包括單級電荷泵110、單級電荷泵120、單級電荷泵130、開關(guān)114、開關(guān)124和輸出電容125 ；
[0024]所述單級電荷泵110包括NMOS管111、可變襯底開關(guān)112以及電容113組成；
[0025]NMOS管111的柵極接時鐘信號CLK2，源極接地，漏極接時鐘信號CLKl ；
[0026]電容113 —端接時鐘信號CLK1，另一端接開關(guān)112的源極與開關(guān)114的源極極；
[0027]可變襯底開關(guān)112的柵極接單級電荷泵130的輸出端，漏極接電源電壓VDD的輸出端，源極極接電容113與開關(guān)114的源極；
[0028]所述單級電荷泵120包括NMOS管121、可變襯底開關(guān)122以及電容123組成；
[0029]NMOS管121的柵極接時鐘信號CLK2，源極接地，漏極接開關(guān)114的漏極；
[0030]電容123 —端接開關(guān)114的漏極，另一端接開關(guān)122的源極與開關(guān)124的源極；[0031]可變襯底開關(guān)122的柵極接單級電荷泵130的輸出端，漏極接電源電壓VDD，源極接電容123與開關(guān)124的源極；
[0032]所述可變襯底開關(guān)124的柵極與漏極相連后接輸出電容125，電容125的另一端接地；
[0033]所述單級電荷泵130包括可變襯底開關(guān)131和電容132 ；
[0034]開關(guān)131的源極與漏極相連后接電源電壓VDD，其源極接電容132，電容132的另一端接時鐘信號CLK2。
[0035]在一較佳實施例中，如圖3所示，所述的應力電壓選擇模塊200包括8個依次串聯(lián)連接的 PMOS 管二極管；包括 PMOS 管 201、PMOS 管 202、PMOS 管 203、PMOS 管 204、PMOS 管205、PMOS 管 206、PMOS 管 207、PMOS 管 208、開關(guān) 210、開關(guān) 220、開關(guān) 230、開關(guān) 240、開關(guān)250、測試電容209 ；
[0036]PMOS管201源極連接所述應力電壓產(chǎn)生模塊100的輸出端，PMOS管201的柵極與漏極相連并連接PMOS管202源極，PMOS管202的柵極與漏極相連并連接PMOS管203源極，PMOS管203的柵極與漏極相連并連接PMOS管204源極，PMOS管204的柵極與漏極相連并連接PMOS管205源極，PMOS管205的柵極與漏極相連并連接PMOS管206源極，PMOS管206的柵極與漏極相連并連接PMOS管207源極，PMOS管207的柵極與漏極相連并連接PMOS管208源極，PMOS管208的柵極與漏極相連并連接地；
[0037]開關(guān)210?250分別接PMOS管201?205的源極，開關(guān)210?250的另一端接測試電容209，測試電容209的另一端接地；
[0038]8個PMOS管二極管連接構(gòu)成分壓電路，用于為測試電容提供多種不同的應力。
[0039]在一較佳實施例中，所述輸出模塊300為鎖存器，用于將不同的輸入電壓轉(zhuǎn)化為標準的數(shù)字信號后輸出；
[0040]如圖4 所示，由 PMOS 管 301、302、303、304、309 以及 NMOS 管 305、306、307、308、310
組成，以及接口 311 ；
[0041]PMOS管301柵極接入接口 311，應力電壓選擇模塊還包括接口 260，接口 311與應力電壓選擇模塊接口 260相連，源極接入電源電壓，漏極接PMOS管302的源極；PM0S管302漏極與NMOS管306的漏極相連，PMOS管302柵極與NMOS管306的柵極相連，NMOS管306的源極接地；NM0S管305的漏極接NMOS管306的漏極，其源極接地，柵極接入接口 311 ；PM0S管302的漏極與PMOS管304柵極相連，PMOS管302柵極接PMOS管304的漏極；PM0S管303柵極接NMOS管307的柵極，其源極接電源電壓，漏極接PMOS管304的源極；PM0S管304的柵極與NMOS管308的柵極相連，漏極接NMOS管308的漏極；NM0S管307的漏極接NMOS管308的漏極，其源極接地；NM0S管308的漏極與PMOS管304漏極相連，其源極接地；PM0S管309源極接電源電壓，漏極接NMOS管310漏極，其柵極接入接口 311，NMOS管310柵極接入接口 311，其源極接地。
[0042]在一較佳實施例中，進一步還包括反饋控制回路，與所述輸出模塊的輸出端連接，其輸出端連接在所述應力電壓產(chǎn)生模塊與時鐘信號之間，用于所述輸出模塊發(fā)出報警信號時切斷時鐘信號的輸入；測試電容發(fā)生擊穿失效后，通過反饋控制回路切斷時鐘信號，避免功耗損失。
[0043]本實施例的TDDB失效預警電路原理如下:[0044]應力電壓產(chǎn)生原理:驅(qū)動電荷泵130產(chǎn)生一個與時鐘頻率相同高電平為2Vdd_Vth，低電平Vdd-Vth時鐘信號來控制單級電荷泵110和單級電荷泵120中開關(guān)112和122的關(guān)斷；iCLKl為低電平，CLK2為高電平時，NMOS管111、121導通，驅(qū)動電荷泵130的輸出電壓為2VDD-VTH，開關(guān)112、開關(guān)122打開而開關(guān)114截止，此時單級電荷泵110、120分別構(gòu)成導通回路，電容113,123的電壓為VDD。當CLKl為高電平，CLK2為低電平時，NMOS管111、121柵極為低電平而截止，驅(qū)動電荷泵130的輸出電壓為Vdd-Vth，從而NMOS管111、121關(guān)斷而開關(guān)114導通。由于CLKl為高電平，電容113、123的電壓為VDD，所以可變襯底開關(guān)124的漏極輸出電壓為3Vdd-Vth (由于輸出部分124為PMOS管的二極管連接，有一個閾值電壓損失)，此即應力電壓產(chǎn)生模塊的輸出電壓。
[0045]應力電壓選擇模塊:應力電壓選擇模塊由八個PMOS管的二極管連接串聯(lián)而成。由于PMOS管的二極管連接，所以每個PMOS管必然導通，此時通過運用多個PMOS管連接使得每個PMOS管的過驅(qū)動電壓接近于零，從而整個電路中不會產(chǎn)生電流，每個PMOS管只起分壓作用，從而也不會使電路中的晶體管處在應力之下。根據(jù)不同的環(huán)境選擇不同的應力加載到測試電容209。在擊穿失效之前接口 260的電壓為3VTH約為正常的工作電壓接輸出模塊，也避免了輸出模塊處在應力之下。
[0046]輸出模塊300為鎖存器,當輸入高電壓時,其輸出產(chǎn)一個高電平的數(shù)字信號；當輸入為低電壓時，其輸出產(chǎn)生一個低電平的數(shù)字信號。
[0047]如圖5所示,是該本實施例的電路的失效仿真圖，當電路正常啟動后,應力電壓產(chǎn)生模塊100產(chǎn)生一個電壓大小為3Vdd_Vth的應力電壓連接到應力電壓選擇模塊200，應力電壓選擇模塊200通過選擇適當?shù)膽虞d到測試電容209，加速其TDDB失效。在未擊穿失效之前，輸出模塊300的輸入為3Vth是一個高電壓，輸出信號則為高電平；如果發(fā)生擊穿失效，測試電容209擊穿導通,從而使輸出模塊300的輸入為低電壓,輸出低電平,發(fā)出報警信號，同時通過反饋控制回路切斷開關(guān)001，關(guān)斷應力電壓產(chǎn)生模塊(100)避免多余功耗損失。
[0048]本發(fā)明的TDDB失效預警電路采用一種全新的、結(jié)構(gòu)簡單的電荷泵，能夠準確地產(chǎn)生應力電壓，且在CMOS工藝中易于實現(xiàn)和推廣應用；設計了應力選擇模塊，用戶可以選擇自己所需的應力，實現(xiàn)了用戶自定義功能，增強了使用靈活性；預警電路的自身晶體管沒有處在應力之下，可保證預警電路自身可靠性，進而避免虛警發(fā)生。本發(fā)明可減少任務中因集成電路發(fā)生TDDB故障引起的風險，保證充裕的無故障工作時間，并提高任務成功率。
[0049]以上所述實施例僅表達了本發(fā)明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發(fā)明專利范圍的限制。應當指出的是，對于本領域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應以所附權(quán)利要求為準。
【權(quán)利要求】
1.一種TDDB失效預警電路，其特征在于，包括: 應力電壓產(chǎn)生模塊(100)，其輸入端接入時鐘信號，用于產(chǎn)生應力電壓； 應力電壓選擇模塊(200 )，與應力電壓產(chǎn)生模塊(100 )的輸出端連接，用于選擇不同的應力加載到測試電容(209)，加速所述測試電容的TDDB失效； 輸出模塊(300)，與應力電壓選擇模塊的輸出端連接，用于將輸入電壓轉(zhuǎn)化為標準的數(shù)字信號輸出；并且當所述測試電容發(fā)生失效擊穿時，所述輸出模塊輸出低電平，發(fā)出報警信號。
2.根據(jù)權(quán)利要求1所述的TDDB失效預警電路，所述時鐘信號包括互不交疊的兩路時鐘信號。
3.根據(jù)權(quán)利要求2所述的TDDB失效預警電路，其特征在于，所述應力電壓產(chǎn)生模塊(100)包括單級電荷泵(110)、單級電荷泵(120)、單級電荷泵(130)、可變襯底開關(guān)(114)、可變襯底開關(guān)(124)和輸出電容(125)； 所述單級電荷泵(110 )包括NMOS管(111)、可變襯底開關(guān)(112 )以及電容(113 ); NMOS管(111)的柵極接時鐘信號CLK2，源極接地，漏極接時鐘信號CLKl ； 電容(113) —端接時鐘信號CLK1，另一端接開關(guān)(112)的源極與開關(guān)(114)的源極；可變襯底開關(guān)(112)的柵極接單級電荷泵(130)的輸出端，漏極接電源電壓VDD的輸出端，源極接電容(113)與可變襯底開關(guān)(114)的源極； 所述單級電荷泵(120)包括NMOS管(121 )、可變襯底開關(guān)(122)以及電容(123); NMOS管(121)的柵極接時鐘信號CLK2，源極接地，漏極接開關(guān)(I 14)的漏極； 電容(123)—端接開關(guān)(114)的漏極，另一端接開關(guān)(122)的源極與開關(guān)(124)的源極； 可變襯底開關(guān)(122)的柵極接單級電荷泵(130)的輸出端，漏極接電源電壓VDD，源極接電容(123)與開關(guān)(124)的源極； 所述可變襯底開關(guān)(124)的柵極與漏極相連后接輸出電容(125)，電容(125)的另一端接地； 所述單級電荷泵(130 )包括可變襯底開關(guān)(131)和電容(132 ); 可變襯底開關(guān)(131)的源極與漏極相連后接電源電壓VDD，其源極接電容(132)，電容(132)的另一端接時鐘信號CLK2。
4.根據(jù)權(quán)利要求1所述的TDDB失效預警電路，其特征在于，所述的應力電壓選擇模塊(200)包括8個依次串聯(lián)連接的PMOS管二極管；8個PMOS管二極管連接構(gòu)成分壓電路，用于為測試電容選擇多種不同的應力。
5.根據(jù)權(quán)利要求4所述的TDDB失效預警電路，其特征在于，所述應力電壓選擇模塊(200)包括 PMOS 管(201)、PM0S 管(202)、PM0S 管(203)、PM0S 管(204)、PM0S 管(205)、PM0S管(206)、PMOS 管(207)、PMOS 管(208)、開關(guān)(210)、開關(guān)(220)、開關(guān)(230)、開關(guān)(240)、開關(guān)(250)和測試電容(209)； PMOS管(201)源極連接所述應力電壓產(chǎn)生模塊(100)的輸出端，PMOS管(201)的柵極與漏極相連并連接PMOS管(202)的源極，PMOS管(202)的柵極與漏極相連并連接PMOS管(203)的源極，PMOS管(203)的柵極與漏極相連并連接PMOS管(204)的源極，PMOS管(204)的柵極與漏極相連并連接PMOS管(205)的源極，PMOS管(205)的柵極與漏極相連并連接PMOS管(206)的源極，PMOS管(206)的柵極與漏極相連并連接PMOS管(207)的源極，PMOS管(207)的柵極與漏極相連并連接PMOS管(208)的源極，PMOS管(208)的柵極與漏極相連并接地； 開關(guān)(210、220、230、240、250)分別接 PMOS 管(201、202、203、204、205)的源極，開關(guān)(210、220、230、240、250)的另一端接測試電容(209)，測試電容(209)的另一端接地。
6.根據(jù)權(quán)利要求1所述的TDDB失效預警電路，其特征在于，所述輸出模塊(300)為鎖存器。
7.根據(jù)權(quán)利要求6所述的TDDB失效預警電路，其特征在于，所述輸出模塊(300)包括PMOS 管(301、302、303、304、309)以及 NMOS 管(305、306、307、308、310)，以及接口(311)； PMOS管(301)柵極接入接口(311)，接口(311)與應力電壓選擇模塊接口(260)相連，源極接入電源電壓，漏極接PMOS管(302)的源極；PM0S管(302)漏極與NMOS管(306)的漏極相連，PMOS管(302)柵極與NMOS管(306)的柵極相連，NMOS管(306)的源極接地；NM0S管(305 )的漏極接NMOS管(306 )的漏極，其源極接地，柵極接入接口( 311 )；PM0S管(302 )的漏極與PMOS管(304)柵極相連，PMOS管(302)柵極接PMOS管(304)的漏極；PM0S管(303)柵極接NMOS管(307)的柵極，其源極接電源電壓，漏極接PMOS管(304)的源極；PM0S管(304)的柵極與NMOS管(308)的柵極相連，漏極接NMOS管(308)的漏極；NM0S管(307)的漏極接NMOS管(308)的漏極，其源極接地；NM0S管(308)的漏極與PMOS管(304)漏極相連，其源極接地；PM0S管(309)源極接電源電壓，漏極接NMOS管(310)漏極，其柵極接入接口(311)，NMOS管(310)柵極接入接口(311 )，其源極接地。
8.根據(jù)權(quán)利要求1所述的TDDB失效預警電路，其特征在于，還包括反饋控制回路，與所述輸出模塊的輸出端連接，其輸出端連接在所述應力電壓產(chǎn)生模塊與時鐘信號之間，用于所述輸出模塊發(fā)出報警信號時切斷時鐘信號的輸入。
【文檔編號】G01R31/28GK103698692SQ201310754731
【公開日】2014年4月2日 申請日期:2013年12月31日 優(yōu)先權(quán)日:2013年12月31日
【發(fā)明者】陳義強, 潘少俊, 恩云飛, 黃云, 陸裕東 申請人:工業(yè)和信息化部電子第五研究所