一種用于實現(xiàn)頻率量測的fpga電路的制作方法
【專利摘要】本實用新型公開了一種用于實現(xiàn)頻率量測的FPGA電路，該電路包括：多路計數(shù)器單元，所述多路計數(shù)器包括第一計數(shù)器和第二計數(shù)器，所述第一計數(shù)器連接時鐘源，所述第二計數(shù)器連接待測振蕩源，所述多路計數(shù)器單元計數(shù)單位時間內(nèi)由所述待測振蕩源輸入的脈沖個數(shù)；運算單元，與所述多路計數(shù)器連接，對所述多路計數(shù)器單元的計數(shù)結果進行運算，獲取待測脈沖信號的頻率。本實用新型提供的FPGA電路結構簡單、成本低，能夠實現(xiàn)高精度的頻率量測。
【專利說明】—種用于實現(xiàn)頻率量測的FPGA電路
【技術領域】
[0001]本實用新型涉及集成電路技術，尤其涉及一種用于實現(xiàn)頻率量測的FPGA電路。
【背景技術】
[0002]FPGA (Field — Programmable Gate Array),即現(xiàn)場可編程門陣列，它是在 PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。
[0003]現(xiàn)有FPGA在進行頻率量測時，需要外置一組A/D模數(shù)轉換器，先由A/D模數(shù)轉換器讀取數(shù)據(jù)，再將讀取的數(shù)據(jù)饋入FPGA，并進行數(shù)據(jù)分析，從數(shù)據(jù)里取得周期性變化的時間后，將其轉換為頻率，即F=l/T。例如，一個方波訊號，通過采集所有的點，將采集到的點描繪出線型后，取出第一個邊緣到下個邊緣，計算出時間差，再換算為頻率，也有使用FFT傅立葉變換來進行計算。
[0004]現(xiàn)有FPGA在進行頻率量測時的不足之處在于:需要外置A/D模數(shù)轉換器，需要增加FFT運算單元，以及無法做出精確計算。
實用新型內(nèi)容
[0005]本實用新型的目的在于解決上述現(xiàn)有技術FPGA在進行頻率量測時存在的不足之處，提供一種新型的高精度FPGA測頻電路，以實現(xiàn)頻率量測。
[0006]為了實現(xiàn)上述目的，本實用新型提供了 一種用于實現(xiàn)頻率量測的FPGA電路，該電路包括:
[0007]多路計數(shù)器單元，所述多路計數(shù)器單元包括第一計數(shù)器和第二計數(shù)器，所述第一計數(shù)器連接時鐘源，所述第二計數(shù)器連接待測振蕩源，所述多路計數(shù)器單元計數(shù)單位時間內(nèi)由所述待測振蕩源輸入的脈沖個數(shù)；
[0008]運算單元，與所述多路計數(shù)器連接，對所述多路計數(shù)器單元的計數(shù)結果進行運算，獲取待測脈沖信號的頻率。
[0009]進一步地，由所述第二計數(shù)器產(chǎn)生量測啟始使能，以同時啟動整個計數(shù)結構。
[0010]進一步地，所述時鐘源為芯片外部或芯片內(nèi)部產(chǎn)生的時鐘。
[0011]進一步地，該電路還包括輸出單元，該輸出單元與所述運算單元連接，用于輸出所述運算單元的運算結果。
[0012]進一步地，運算單元可以獲取待測脈沖信號頻率中的最大值、最小值和平均值中的一種或多種。
[0013]本實用新型提供的FPGA電路通過采用多路計數(shù)器來完成頻率量測操作，其電路結構簡單、成本低，能夠實現(xiàn)高精度的頻率量測。
【專利附圖】

【附圖說明】[0014]圖1為本實用新型實施例提供的一種用于實現(xiàn)頻率量測的FPGA電路結構示意圖；
[0015]圖2為計數(shù)器邏輯圖。
【具體實施方式】
[0016]通過以下結合附圖以舉例方式對本實用新型的實施方式進行詳細描述后，本實用新型的其他特征、特點和優(yōu)點將會更加明顯。
[0017]圖1為本實用新型實施例提供的一種用于實現(xiàn)頻率量測的FPGA電路結構示意圖。如圖1所示，該電路包括待測振蕩源10、多路計數(shù)器單元20、時鐘源30、運算單元40和輸出單元50。
[0018]待測振蕩源10用于產(chǎn)生脈沖信號。
[0019]多路計數(shù)器單元20包括第一計數(shù)器21和第二計數(shù)器22，第一計數(shù)器21與時鐘源30連接，用于計數(shù)量測待測振蕩源10的時間長度，第二計數(shù)器22與待測振蕩源10連接，計數(shù)單位時間內(nèi)待測振蕩源10輸入的脈沖個數(shù)。上述時鐘源30用于產(chǎn)生高精確度時鐘，其可以是芯片外部來源或是芯片內(nèi)部產(chǎn)生。
[0020]優(yōu)選地，針對頻率量測特點，可由第二計數(shù)器22產(chǎn)生量測啟始使能，以同時啟動整個計數(shù)結構，這樣可以保證一組計數(shù)信號的起始點一致，時序差異小。
[0021]運算單元40與多路計數(shù)器單元20連接，用于對多路計數(shù)器單元20計數(shù)完成值進行運算，并獲取待測脈沖信號的頻率。運算單元40根據(jù)獲取待測脈沖信號的頻率，可以從中取出最大值、最小值或平均值。
[0022]輸出單元50與運算單元40連接，用于輸出運算單元40的運算結果。
[0023]圖2為圖1所示FPGA電路中計數(shù)器的邏輯圖示意圖，如圖2所示，量測訊號由待測振蕩源產(chǎn)生，CLK時鐘由時鐘源30產(chǎn)生，EN信號由第二計數(shù)器22產(chǎn)生，根據(jù)圖2所示邏輯圖，其在單位時間內(nèi)(例如I秒)測得頻率為F=l/5。
[0024]本實用新型實施例提供的FPGA電路可以測量由石英晶體諧振器產(chǎn)生的頻率、電路上的頻率、針對電阻和電容的充放電頻率，以及時鐘頻率等。
[0025]本實用新型實施例提供的FPGA通過采用多路計數(shù)器單元對待測脈沖信號進行測量，其電路結構簡單、成本低，精度高。
[0026]顯而易見，在不偏離本實用新型的真實精神和范圍的前提下，在此描述的本實用新型可以有許多變化。因此，所有對于本領域技術人員來說顯而易見的改變，都應包括在本權利要求書所涵蓋的范圍之內(nèi)。本實用新型所要求保護的范圍僅由所述的權利要求書進行限定。
【權利要求】
1.一種用于實現(xiàn)頻率量測的FPGA電路，其特征在于，包括: 多路計數(shù)器單元，所述多路計數(shù)器包括第一計數(shù)器和第二計數(shù)器，所述第一計數(shù)器連接時鐘源，所述第二計數(shù)器連接待測振蕩源，所述多路計數(shù)器單元計數(shù)單位時間內(nèi)由所述待測振蕩源輸入的脈沖個數(shù)； 運算單元，與所述多路計數(shù)器連接，對所述多路計數(shù)器單元的計數(shù)結果進行運算，獲取待測脈沖信號的頻率。
2.根據(jù)權利要求1所述的電路，其特征在于，由所述第二計數(shù)器產(chǎn)生量測啟始使能，以同時啟動整個計數(shù)結構。
3.根據(jù)權利要求1所述的電路，其特征在于，所述時鐘源為芯片外部或芯片內(nèi)部產(chǎn)生的時鐘。
4.根據(jù)權利要求1所述的電路，其特征在于，還包括: 輸出單元，與所述運算單元連接，用于輸出所述運算單元的運算結果。
5.根據(jù)權利要求1所述的電路，其特征在于，所述運算單元獲取待測脈沖信號頻率中的最大值、最小值和平均值中的一種或多種。
【文檔編號】G01R23/10GK203572878SQ201320673050
【公開日】2014年4月30日 申請日期:2013年10月29日 優(yōu)先權日:2013年10月29日
【發(fā)明者】鄭保夏, 楊雪峰, 劉明 申請人:京微雅格（北京）科技有限公司