一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，包括依次連接的標(biāo)準(zhǔn)互感器、I/U變換器、A/D采集電路、CPU、上位機(jī)，所述CPU還連接有基于FPGA的數(shù)字量采集模塊，所述基于FPGA的數(shù)字量采集模塊的竄行數(shù)據(jù)接口外接采集器，以太網(wǎng)數(shù)據(jù)接口外接合并單元。本發(fā)明集成常規(guī)光學(xué)電子式互感器校驗(yàn)儀的所有功能，增加過(guò)程測(cè)試，將光學(xué)電子式互感器的分離時(shí)間特性測(cè)試納入到測(cè)試系統(tǒng)當(dāng)中，能夠精確測(cè)試光學(xué)電子式互感器各分離單元的延時(shí)時(shí)間，為智能變電站的現(xiàn)場(chǎng)光學(xué)電子式互感器的分離單元測(cè)試提供檢測(cè)依據(jù)。
【專利說(shuō)明】一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，屬于電力測(cè)量【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]光學(xué)電子式互感器隨著加工工藝的不斷完善，已經(jīng)逐漸在電子式互感器應(yīng)用領(lǐng)域占有一席之地，但由于光學(xué)電子式互感器一般都是采用磁光原理或電光原理，所以其傳感測(cè)量單元基本都是用測(cè)量光步長(zhǎng)的方式來(lái)獲得電流電壓值。采集器與傳感頭之間的光纖回路中傳遞是包含電流電壓的模擬量信號(hào)，這個(gè)信號(hào)延時(shí)就與現(xiàn)場(chǎng)的光纖長(zhǎng)度以及入射角度有關(guān)。一般這個(gè)延時(shí)在采集器內(nèi)修補(bǔ)后通過(guò)額定延時(shí)的方式將信息送至合并單元由合并單元同步時(shí)進(jìn)行統(tǒng)一修補(bǔ)。而目前由于光學(xué)電子式互感器傳感頭、采集器一般與合并單元的生產(chǎn)廠家處于分離狀態(tài)，即使是同一個(gè)廠家的產(chǎn)品也由于專業(yè)的不同而由不同部門提供。與電學(xué)電子式互感器不同之處在于光學(xué)電子式互感器采集器與合并單元內(nèi)部都可以對(duì)電子式互感器的延時(shí)進(jìn)行修補(bǔ)，這給現(xiàn)場(chǎng)運(yùn)行維護(hù)人員帶來(lái)的很大的麻煩。
[0003]光學(xué)電子式互感器本體與合并單元之間一般采用私有FT3協(xié)議，這個(gè)協(xié)議傳輸數(shù)據(jù)一般包含有延時(shí)參數(shù)，合并單元在讀取這個(gè)時(shí)間參數(shù)以后進(jìn)行插值再根據(jù)自身消耗的時(shí)間填補(bǔ)上新的額定延時(shí)時(shí)間。后端設(shè)備根據(jù)合并單元所填寫的時(shí)間參數(shù)來(lái)進(jìn)行同步。
[0004]目前光學(xué)電子式互感器現(xiàn)場(chǎng)測(cè)試經(jīng)常時(shí)是將電子式互感器本體與合并單元作為一個(gè)整體來(lái)進(jìn)行測(cè)試，這個(gè)測(cè)試過(guò)程一旦出現(xiàn)時(shí)間誤差時(shí)很難定位其絕對(duì)延時(shí)是由于合并單元還是由于光學(xué)互感器本身的物理延時(shí)所造成的誤差。這時(shí)基于時(shí)間的修正比較難以定位容易出現(xiàn)修補(bǔ)誤差。


【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，解決了在光學(xué)電子式互感器測(cè)試過(guò)程中基于時(shí)間的修正難以定位，容易出現(xiàn)修補(bǔ)誤差的問(wèn)題。
[0006]為了解決上述技術(shù)問(wèn)題，本發(fā)明所采用的技術(shù)方案是:
[0007]一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，包括依次連接的標(biāo)準(zhǔn)互感器、Ι/υ變換器、Α/D采集電路、CPU、上位機(jī)，所述CPU還連接有基于FPGA的數(shù)字量采集模塊，所述基于FPGA的數(shù)字量采集模塊的竄行數(shù)據(jù)接口外接采集器，以太網(wǎng)數(shù)據(jù)接口外接合并單元；所述標(biāo)準(zhǔn)互感器設(shè)置在套有光纖環(huán)的導(dǎo)線上，作為標(biāo)準(zhǔn)信號(hào)源；所述Α/D采集電路以標(biāo)準(zhǔn)信號(hào)為基準(zhǔn)實(shí)現(xiàn)模擬量數(shù)據(jù)采集，并將模擬量數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU ;所述基于FPGA的數(shù)字量采集模塊用以采集采集器輸出的串行數(shù)據(jù)以及合并單元輸出的以太網(wǎng)數(shù)據(jù)，并將串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU;所述CPU接收模擬量數(shù)據(jù)、串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)，并計(jì)算出各自的基波相位角，利用基波相位角之間的關(guān)系計(jì)算出模擬量與光學(xué)電子式互感器本體之間的延時(shí)、模擬量與合并單元之間的延時(shí)，并根據(jù)采集器與合并單元標(biāo)定的額定延時(shí)值分別計(jì)算出tl、t2和t3，其中tl為光學(xué)電子式互感器物理延時(shí)，t2為采集器處理延時(shí)，t3為合并單元處理延時(shí)；所述上位機(jī)用以實(shí)現(xiàn)與CPU之間的數(shù)據(jù)交互。
[0008]所述基于FPGA的數(shù)字量采集模塊與合并單元之間還設(shè)有用以時(shí)間消抖的DPLL，所述DPLL包括依次連接的鑒相器、LPF和壓控振蕩器，所述壓控振蕩器的反饋輸出端與鑒相器的反饋輸入端連接。
[0009]所述DPLL與合并單元之間還設(shè)第一光接收器。
[0010]所述基于FPGA的數(shù)字量采集模塊通過(guò)分光器與采集器的輸出端連接。
[0011]所述基于FPGA的數(shù)字量采集模塊與分光器之間還設(shè)有第二光接收器。
[0012]所述CPU為內(nèi)置恒溫晶振的CPU，內(nèi)置的恒溫晶振用以對(duì)模擬量的采集、串行數(shù)據(jù)采集和以太網(wǎng)數(shù)據(jù)采集打上統(tǒng)一的時(shí)間基準(zhǔn)；所述恒溫晶振的精度為0.001PPM。
[0013]所述Α/D采集電路采用24位Α/D轉(zhuǎn)換芯片。
[0014]所述上位機(jī)為計(jì)算機(jī)。
[0015]本發(fā)明的有益效果是:1、本發(fā)明集成常規(guī)光學(xué)電子式互感器校驗(yàn)儀的所有功能，增加過(guò)程測(cè)試，將光學(xué)電子式互感器的分離時(shí)間特性測(cè)試納入到測(cè)試系統(tǒng)當(dāng)中，能夠精確測(cè)試光學(xué)電子式互感器各分離單元的延時(shí)時(shí)間，為智能變電站的現(xiàn)場(chǎng)光學(xué)電子式互感器的分離單元測(cè)試提供檢測(cè)依據(jù)；2、本發(fā)明的Α/D采集電路采用24位Α/D轉(zhuǎn)換芯片，提高了整個(gè)系統(tǒng)的采樣精度；3、本發(fā)明采用嵌入式實(shí)時(shí)操作系統(tǒng)，使得整個(gè)系統(tǒng)具有很強(qiáng)的實(shí)時(shí)性；
4、不用導(dǎo)入CID文件格式，以及光學(xué)電子式互感器的信息，自動(dòng)根據(jù)報(bào)文格式識(shí)別光學(xué)電子式互感器廠家報(bào)文以及以太網(wǎng)報(bào)文；5、采用恒溫晶振作為整個(gè)系統(tǒng)統(tǒng)一的時(shí)標(biāo)系統(tǒng)，采用DPLL技術(shù)消除時(shí)間抖動(dòng)，以提高模擬量數(shù)據(jù)、串行數(shù)據(jù)、以太網(wǎng)數(shù)據(jù)的同步精度；6、基于FPGA的數(shù)字量采集模塊通過(guò)分光器與采集器的輸出端連接，確保系統(tǒng)獲得的信號(hào)與實(shí)際信號(hào)為同源信號(hào)；7、利用時(shí)域的概念來(lái)計(jì)算延時(shí)，不采用插值技術(shù)，避免了插值技術(shù)會(huì)引入新的插值誤差。

【專利附圖】

【附圖說(shuō)明】
[0016]圖1為本發(fā)明的結(jié)構(gòu)示意圖。
[0017]圖2為DPLL的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0018]下面將結(jié)合說(shuō)明書附圖，對(duì)本發(fā)明作進(jìn)一步說(shuō)明。以下實(shí)施例僅用于更加清楚地說(shuō)明本發(fā)明的技術(shù)方案，而不能以此來(lái)限制本發(fā)明的保護(hù)范圍。
[0019]如圖1所示，一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，包括依次連接的標(biāo)準(zhǔn)互感器、I/U變換器、Α/D采集電路、CPU、上位機(jī)，所述CPU還連接有基于FPGA的數(shù)字量采集模塊，所述基于FPGA的數(shù)字量采集模塊的竄行數(shù)據(jù)接口外接采集器，以太網(wǎng)數(shù)據(jù)接口外接合并單元。
[0020]標(biāo)準(zhǔn)互感器設(shè)置在套有光纖環(huán)的導(dǎo)線上，作為標(biāo)準(zhǔn)信號(hào)源。I/U變換器具有高穩(wěn)定性以及可靠的溫度特性實(shí)現(xiàn)I/U變換。Α/D采集電路采用24位Α/D轉(zhuǎn)換芯片，該芯片為AD公司的ADS1271芯片，能夠提高整系統(tǒng)的采用精度，Α/D采集電路以標(biāo)準(zhǔn)信號(hào)為基準(zhǔn)實(shí)現(xiàn)模擬量數(shù)據(jù)采集，采樣速率為100k，A/D采集電路將模擬量數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU。
[0021]基于FPGA的數(shù)字量采集模塊用以采集采集器輸出的串行數(shù)據(jù)以及合并單元輸出的以太網(wǎng)數(shù)據(jù)，并將串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU，該基于FPGA的數(shù)字量采集模塊采用XILEX公司SPARTEN3系列FPGA。
[0022]為了保證所述系統(tǒng)獲得的信號(hào)與實(shí)際信號(hào)為同源信號(hào)，即采集的串行數(shù)據(jù)與實(shí)際信號(hào)同源，基于FPGA的數(shù)字量采集模塊通過(guò)分光器與采集器的輸出端連接。
[0023]由于光學(xué)電子式互感器的采集器采用FT3串行傳輸，其延時(shí)的穩(wěn)定性具有一定的保障，但是合并單元(MU)由于同步處理，數(shù)據(jù)打包，程序任務(wù)調(diào)度，光纖收發(fā)接口等環(huán)節(jié)的影響，數(shù)據(jù)幀到達(dá)保護(hù)裝置時(shí)，存在一定的隨機(jī)時(shí)間抖動(dòng)，即采樣值報(bào)文的到達(dá)時(shí)刻Θ l(t)是帶有隨機(jī)抖動(dòng)的，尤其是經(jīng)過(guò)網(wǎng)絡(luò)以后的該抖動(dòng)值可達(dá)到30?40微秒，因此為了提高模擬量數(shù)據(jù)、串行數(shù)據(jù)、以太網(wǎng)數(shù)據(jù)的同步精度，所述的系統(tǒng)采用DPLL對(duì)時(shí)標(biāo)Θ l(t)進(jìn)行消抖，得到最終時(shí)標(biāo)Θ 2(t)，即在基于FPGA的數(shù)字量采集模塊與合并單元之間設(shè)置DPLL。
[0024]DPLL如圖2所示，包括依次連接的鑒相器、LPF和壓控振蕩器，壓控振蕩器的反饋輸出端與鑒相器的反饋輸入端連接。原始采樣值到達(dá)節(jié)拍構(gòu)成DPLL的初始輸入量Θ l(t)，在DPLL啟動(dòng)初始時(shí)，02(t) = Θ I (t),不論是累計(jì)誤差或是時(shí)間抖動(dòng)造成的0 1(t)與0 2(t)的失步，均由鑒相器完成兩者時(shí)間差值計(jì)算，該差值作為環(huán)路濾波器(LPF)的輸入量Vl (t)，設(shè)計(jì)一個(gè)IIR型低通濾波器來(lái)保證良好的跟蹤速度和穩(wěn)定性，濾波輸出為V2 (t)，V2(t)作為壓控振蕩器的輸入量，按其幅值的大小來(lái)確定跟蹤調(diào)節(jié)步長(zhǎng)，在不超過(guò)IS的時(shí)間內(nèi)完成9 2(t)的整個(gè)跟蹤過(guò)程，以上環(huán)節(jié)在DPLL的運(yùn)行中連續(xù)循環(huán)進(jìn)行。
[0025]在DPLL與合并單元之間以及基于FPGA的數(shù)字量采集模塊與分光器之間分別設(shè)置了第一光接收器和第二光接收器，兩者均采用Agilent (安捷倫)公司的光接收器，接口采用ST，串行光纖波長(zhǎng)為850nm，以太網(wǎng)光纖波長(zhǎng)采用1310nm。
[0026]CPU接收模擬量數(shù)據(jù)、串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)，并計(jì)算出各自的基波相位角，利用基波相位角之間的關(guān)系計(jì)算出模擬量與光學(xué)電子式互感器本體之間的延時(shí)、模擬量與合并單元之間的延時(shí)，并根據(jù)采集器與合并單元標(biāo)定的額定延時(shí)值分別計(jì)算出tl、t2和t3，其中tl為光學(xué)電子式互感器物理延時(shí)，t2為采集器處理延時(shí)，t3為合并單元處理延時(shí)。該(PU為內(nèi)置恒溫晶振的CPU，恒溫晶振的精度為0.001PPM,內(nèi)置的恒溫晶振用以對(duì)模擬量的采集、串行數(shù)據(jù)采集和以太網(wǎng)數(shù)據(jù)采集打上統(tǒng)一的時(shí)間基準(zhǔn)；該CPU為飛思卡爾的PowerPC型號(hào) MPC8247。
[0027]上位機(jī)用以實(shí)現(xiàn)與CPU之間的數(shù)據(jù)交互，一般為計(jì)算機(jī)，計(jì)算機(jī)顯示人機(jī)交互界面，界面軟件采用VC編程實(shí)現(xiàn)，計(jì)算機(jī)和CPU之間通過(guò)以太網(wǎng)通訊。
[0028]上述的系統(tǒng)通過(guò)采集信號(hào)源的模擬數(shù)據(jù)作為整系統(tǒng)的時(shí)間基準(zhǔn)，測(cè)試獲得模擬量與光學(xué)電子式互感器本體之間的延時(shí)、模擬量與合并單元之間的延時(shí)，讀取采集器與合并單元標(biāo)定的額定延時(shí)值，計(jì)算出光學(xué)電子式互感器物理延時(shí)、采集器處理延時(shí)和合并單元處理延時(shí)；系統(tǒng)集成常規(guī)光學(xué)電子式互感器校驗(yàn)儀的所有功能，增加過(guò)程測(cè)試，將光學(xué)電子式互感器的分離時(shí)間特性測(cè)試納入到測(cè)試系統(tǒng)當(dāng)中，能夠精確測(cè)試光學(xué)電子式互感器各分離單元的延時(shí)時(shí)間，為智能變電站的現(xiàn)場(chǎng)光學(xué)電子式互感器的分離單元測(cè)試提供檢測(cè)依據(jù)。
[0029]以上顯示和描述了本發(fā)明的基本原理、主要特征及優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說(shuō)明書中描述的只是說(shuō)明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會(huì)有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)。本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。
【權(quán)利要求】
1.一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:包括依次連接的標(biāo)準(zhǔn)互感器、I/U變換器、Α/D采集電路、CPU、上位機(jī)，所述CPU還連接有基于FPGA的數(shù)字量采集模塊，所述基于FPGA的數(shù)字量采集模塊的竄行數(shù)據(jù)接口外接采集器，以太網(wǎng)數(shù)據(jù)接口外接合并單兀； 所述標(biāo)準(zhǔn)互感器設(shè)置在套有光纖環(huán)的一次側(cè)導(dǎo)線上，作為標(biāo)準(zhǔn)信號(hào)源； 所述Α/D采集電路以標(biāo)準(zhǔn)信號(hào)為基準(zhǔn)實(shí)現(xiàn)模擬量數(shù)據(jù)采集，并將模擬量數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU ； 所述基于FPGA的數(shù)字量采集模塊用以采集采集器輸出的串行數(shù)據(jù)以及合并單元輸出的以太網(wǎng)數(shù)據(jù)，并將串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)發(fā)送給內(nèi)含恒溫晶振的CPU ； 所述CPU接收模擬量數(shù)據(jù)、串行數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)，并計(jì)算出各自的基波相位角，利用基波相位角之間的關(guān)系計(jì)算出模擬量與光學(xué)電子式互感器本體之間的延時(shí)、模擬量與合并單元之間的延時(shí)，并根據(jù)采集器與合并單元標(biāo)定的額定延時(shí)值分別計(jì)算出tl、t2和t3，其中tl為光學(xué)電子式互感器物理延時(shí)，t2為采集器處理延時(shí)，t3為合并單元處理延時(shí)； 所述上位機(jī)用以實(shí)現(xiàn)與CPU之間的數(shù)據(jù)交互。
2.根據(jù)權(quán)利要求1所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述基于FPGA的數(shù)字量采集模塊與合并單元之間還設(shè)有用以時(shí)間消抖的DPLL，所述DPLL包括依次連接的鑒相器、LPF和壓控振蕩器，所述壓控振蕩器的反饋輸出端與鑒相器的反饋輸入端連接。
3.根據(jù)權(quán)利要求2所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述DPLL與合并單元之間還設(shè)第一光接收器。
4.根據(jù)權(quán)利要求1所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述基于FPGA的數(shù)字量采集模塊通過(guò)分光器與采集器的輸出端連接。
5.根據(jù)權(quán)利要求4所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述基于FPGA的數(shù)字量采集模塊與分光器之間還設(shè)有第二光接收器。
6.根據(jù)權(quán)利要求1所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述CPU為內(nèi)置恒溫晶振的CPU，內(nèi)置的恒溫晶振用以對(duì)模擬量的采集、串行數(shù)據(jù)采集和以太網(wǎng)數(shù)據(jù)采集打上統(tǒng)一的時(shí)間基準(zhǔn)。
7.根據(jù)權(quán)利要求6所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述恒溫晶振的精度為0.001PPM。
8.根據(jù)權(quán)利要求1所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述Α/D采集電路采用24位Α/D轉(zhuǎn)換芯片。
9.根據(jù)權(quán)利要求1所述的一種光學(xué)電子式互感器分離單元一體化延時(shí)測(cè)試系統(tǒng)，其特征在于:所述上位機(jī)為計(jì)算機(jī)。
【文檔編號(hào)】G01R35/02GK104049231SQ201410247777
【公開日】2014年9月17日 申請(qǐng)日期:2014年6月5日 優(yōu)先權(quán)日:2014年6月5日
【發(fā)明者】黃奇峰, 湯漢松, 王忠東, 羅強(qiáng), 盧樹峰, 楊世海, 陳銘明, 徐明銳, 趙雙雙, 陳剛, 田正其 申請(qǐng)人:國(guó)家電網(wǎng)公司, 江蘇省電力公司, 江蘇省電力公司電力科學(xué)研究院, 江蘇凌創(chuàng)電氣自動(dòng)化股份有限公司