一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀的制作方法
【專利摘要】本發(fā)明涉及核輻射探測【技術(shù)領(lǐng)域】，提供一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀，包括前端模擬電路、高速高精度ADC電路、高速FPGA電路和通信模塊，上述各部分之間以串行方式連接，核脈沖信號由前端模擬電路進(jìn)入譜儀，經(jīng)過信號調(diào)理之后進(jìn)入ADC轉(zhuǎn)化電路，由ADC轉(zhuǎn)化電路完成模擬信號的數(shù)字化轉(zhuǎn)換，之后信號進(jìn)入FPGA電路進(jìn)行數(shù)字信號處理，處理結(jié)果經(jīng)通信模塊傳輸?shù)接嬎銠C(jī)之中；所述FPGA電路根據(jù)計算結(jié)果向前端模擬電路提供增益控制信號，并接受前端模擬電路中高速比較器的比較結(jié)果。本發(fā)明利用了全新的前端模擬電路設(shè)計和高速高精度ADC，大大提高了數(shù)字化譜儀的處理速度，并且最多能夠同時連接四個能譜型探測器，應(yīng)用范圍更加廣泛。
【專利說明】一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及核輻射探測【技術(shù)領(lǐng)域】，具體涉及核輻射探測裝置后端電子學(xué)中的核脈沖信號數(shù)字化譜儀。
【背景技術(shù)】
[0002]在核輻射探測【技術(shù)領(lǐng)域】，能譜測量是一項關(guān)鍵測量技術(shù)，由于射線能譜中包含有豐富的核素信息，用戶能夠利用這些信息分辨核素種類，并確定各種核素的含量，因此能譜測量正越來越廣泛地應(yīng)用于各種輻射監(jiān)測應(yīng)用中。在實際使用中，能譜測量由各種類型的能譜儀器實現(xiàn)，這些儀器的功能和性能指標(biāo)直接決定了所測量能譜的優(yōu)劣。
[0003]目前國內(nèi)外所使用的譜儀裝置仍然以模擬多道譜儀居多，在這種類型的譜儀中模擬電路所占的比例比較大，信號調(diào)理、堆積拒絕、基線恢復(fù)和峰值保持等功能的實現(xiàn)都由模擬電路來完成，最后才由模數(shù)轉(zhuǎn)換器(ADC)轉(zhuǎn)換為數(shù)字信號供后端電路處理。由于響應(yīng)慢，這種類型的譜儀難以處理高計數(shù)率的核脈沖信號，而且由于模擬電路的限制，各種復(fù)雜的濾波器也難于在其中實現(xiàn)。
[0004]數(shù)字化譜儀是一種相對較新的譜儀類型，其電路組成主要以數(shù)字電路為主，模擬脈沖信號由ADC轉(zhuǎn)換為數(shù)字信號后，原有的各種處理功能由后端的數(shù)字電路來實現(xiàn)，譜儀所具有的功能和性能指標(biāo)取決于ADC的前端設(shè)計和后端數(shù)字電路的性能。

【發(fā)明內(nèi)容】

[0005]為了克服模擬多道譜儀的不足，擴(kuò)充已有譜儀的功能和性能指標(biāo)，本發(fā)明提供了一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀，主要應(yīng)用于核輻射探測中各種類型能譜的數(shù)據(jù)采集。本發(fā)明利用了全新的前端模擬電路設(shè)計和高速高精度ADC，具有四個相互獨立的能譜分析通道，大大提高了數(shù)字化譜儀的處理速度，并且最多能夠同時連接四個能譜型探測器，使其應(yīng)用范圍更加廣泛。
[0006]本發(fā)明的目的是通過如下技術(shù)措施來實現(xiàn)的:一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀，包括前端模擬電路、高速高精度ADC電路、高速FPGA電路和通信模塊四個部分。四部分之間以串行方式連接，核脈沖信號由前端模擬電路進(jìn)入譜儀，經(jīng)過信號調(diào)理之后進(jìn)入ADC轉(zhuǎn)化電路，由ADC轉(zhuǎn)化電路完成模擬信號的數(shù)字化轉(zhuǎn)換，之后數(shù)字信號進(jìn)入FPGA電路進(jìn)行數(shù)字信號處理，處理結(jié)果經(jīng)通信模塊傳輸?shù)接嬎銠C(jī)之中；所述FPGA電路根據(jù)計算結(jié)果向前端模擬電路提供增益控制信號，并接受前端模擬電路中高速比較器的比較結(jié)果。四個部分相互配合，使整套譜儀在已有譜儀的基礎(chǔ)之上具有五項功能:(I)能夠以12位精度、100M采樣率連續(xù)不斷采樣脈沖信號；(2)具有多量程輸入范圍；(3)能夠同時接收四個通道的能譜信號；(4)每個通道都能夠根據(jù)后端數(shù)據(jù)處理自動穩(wěn)譜；(5)必要時每個通道都能夠進(jìn)入休眠模式以降低功耗。
[0007]在上述技術(shù)方案中，所述前端模擬電路是整個設(shè)計的主要創(chuàng)新之處，穩(wěn)峰功能也主要由該部分實現(xiàn)。前端模擬電路由四個獨立的輸入通道構(gòu)成，每兩個通道在模擬電路后端共用一個差分放大器和高速比較器。每個通道主要由衰減器、VGA (可調(diào)增益放大器)、差分放大器和高速比較器構(gòu)成。核脈沖信號由衰減器輸入譜儀，VGA的增益受后端FPGA電路的控制，高速比較器的比較信號輸出給后端FPGA電路，差分放大器的輸出信號直接輸入到ADC。
[0008]在上述技術(shù)方案中，所述高速高精度ADC用于將模擬信號轉(zhuǎn)換為數(shù)字信號供后端數(shù)字電路使用，該ADC為100M采樣率12位精度雙通道流水線型ADC，能夠持續(xù)不斷地輸出10MHz的數(shù)據(jù)流，ADC的精度決定了譜儀的道數(shù)為4096道。
[0009]在上述技術(shù)方案中，所述FPGA電路主要由高性能FPGA及其外圍電路構(gòu)成，高性能FPGA是整個譜儀的高速數(shù)據(jù)處理單元，并向其它模塊提供控制信號。為了實時處理ADC的輸出數(shù)據(jù)流，F(xiàn)PGA內(nèi)部的部分邏輯運行在10MHz時鐘頻率。高性能FPGA內(nèi)部豐富的邏輯資源使得傳統(tǒng)譜儀設(shè)計中所使用的外部FIFO不再必要，信號處理所需要的平滑濾波器、梯形濾波器、存儲器、采樣時鐘發(fā)生器以及各種外部模塊控制邏輯也都由FPGA內(nèi)部的VerilogHDL程序?qū)崿F(xiàn)。
[0010]在上述技術(shù)方案中，所述通信模塊主要由USB2.0芯片及其外圍電路構(gòu)成，F(xiàn)PGA通過并行總線與通信模塊連接，通信模塊通過USB協(xié)議連接計算機(jī)。
[0011]本發(fā)明具有穩(wěn)譜功能的多通道數(shù)字化譜儀，結(jié)構(gòu)簡單、使用方便，利用了全新的前端模擬電路設(shè)計和高速高精度ADC，具有四個相互獨立的能譜分析通道，大大提高了數(shù)字化譜儀的處理速度，并且最多能夠同時連接四個能譜型探測器，使其應(yīng)用范圍更加廣泛。
【專利附圖】

【附圖說明】
[0012]圖1是本發(fā)明多通道數(shù)字化譜儀的結(jié)構(gòu)示意圖。
[0013]圖2是本發(fā)明中前端模擬電路的結(jié)構(gòu)示意圖。
[0014]圖3是本發(fā)明中FPGA內(nèi)部Verilog HDL程序的結(jié)構(gòu)示意圖。
【具體實施方式】
[0015]下面結(jié)合附圖對本發(fā)明作進(jìn)一步的描述。
[0016]如圖1所示，本發(fā)明主要由前端模擬電路、高速高精度ADC電路、FPGA電路和通信模塊四部分組成，四部分之間以串行方式連接，核脈沖信號由前端模擬電路進(jìn)入譜儀，經(jīng)過信號調(diào)理之后進(jìn)入ADC，由ADC完成模擬信號的數(shù)字化工作，之后數(shù)字信號進(jìn)入高性能FPGA進(jìn)行數(shù)字信號處理，處理結(jié)果經(jīng)通信模塊傳輸?shù)接嬎銠C(jī)之中。在工作過程中，F(xiàn)PGA根據(jù)計算結(jié)果向前端模擬電路提供增益控制信號，并接受高速比較器的比較結(jié)果。
[0017]如圖2所示，前端模擬電路主要由衰減器、VGA、差分放大器和高速比較器四部分構(gòu)成。前端模擬電路包含四個輸入通道，從而使譜儀能夠同時接收四個通道的能譜信號。為減少所使用的元器件數(shù)量，高速比較器和差分放大器均為兩個通道共用一個芯片。脈沖信號進(jìn)入譜儀之后，經(jīng)衰減器按固定比例衰減，同時衰減器為連接電纜提供阻抗匹配，之后衰減信號進(jìn)入VGA，由VGA按照FPGA所控制的增益放大輸入信號。VGA的增益精細(xì)且自動可調(diào)，當(dāng)能譜發(fā)生漂移時，后端FPGA電路根據(jù)已知峰位的移動，計算出補(bǔ)償能譜漂移所需調(diào)整的增益量，由FPGA直接控制VGA進(jìn)行增益調(diào)整，從而自動實現(xiàn)穩(wěn)譜功能。衰減器和VGA的配合使用使脈沖信號能夠以0.5V到5V之間的任意量程范圍輸入，后端FPGA電路根據(jù)輸入信號范圍自動調(diào)整VGA增益，使ADC輸入信號適合其輸入范圍，從而使譜儀具有多量程輸入范圍功能，簡化了前置放大器的設(shè)計。VGA輸出信號分為兩路，一路進(jìn)入差分放大器，經(jīng)差分放大器緩沖之后直接驅(qū)動ADC的輸入端，另一路進(jìn)入高速比較器與特定閾值進(jìn)行比較。比較結(jié)果輸入到FPGA之中，當(dāng)輸入信號長期低于所需閾值或輸入通道閑置時，F(xiàn)PGA控制ADC進(jìn)入休眠狀態(tài)，從而使整個通道進(jìn)入休眠模式以降低功耗。
[0018]本發(fā)明所使用的高速高精度ADC為100M采樣率12位精度雙通道流水線型ADC，為了滿足四通道輸入的需求，譜儀內(nèi)部使用了兩個ADC芯片，每個ADC的采樣時鐘均是由FPGA所提供的10MHz時鐘信號，在該時鐘信號下ADC連續(xù)不斷地采樣輸入信號，并通過數(shù)據(jù)總線將轉(zhuǎn)換結(jié)果輸出到FPGA中。ADC的12位精度決定了譜儀的道數(shù)為4096道。
[0019]FPGA模塊是整個譜儀的數(shù)據(jù)處理和控制單元，數(shù)字信號由ADC輸入到FPGA后，由FPGA完成數(shù)字信號處理工作，同時FPGA控制著VGA的增益以及通訊模塊與計算機(jī)之間的通訊。FPGA內(nèi)部的程序框圖如圖3所示，F(xiàn)PGA內(nèi)部具有采樣時鐘發(fā)生器，用以根據(jù)已有時鐘產(chǎn)生ADC采樣所需的10MHz時鐘信號，采樣時鐘發(fā)生器的工作參數(shù)受FPGA內(nèi)部邏輯控制。數(shù)字信號進(jìn)入FPGA后，首先經(jīng)過平滑濾波器進(jìn)行平滑處理，減小高頻噪聲的影響，之后數(shù)據(jù)流分為兩路，分別進(jìn)入快慢兩種時間參數(shù)的梯形濾波器，快時間參數(shù)的梯形濾波器能夠準(zhǔn)確保留脈沖信號中的時間信息，經(jīng)后端的數(shù)據(jù)處理后將時間信息提取出來，慢時間參數(shù)的梯形濾波器能夠準(zhǔn)確保留脈沖信號中的幅度信息，經(jīng)后端數(shù)據(jù)處理后將幅值信息提取出來。這兩類提取出來的重要信息經(jīng)雙口 RAM緩沖之后被送往通信模塊，雙口 RAM的工作狀態(tài)受FPGA內(nèi)部邏輯的控制。FPGA內(nèi)部具有外圍模塊控制邏輯，能夠接收比較器的輸出信號，向VGA提供增益控制信號，并通過通信控制信號控制通信模塊的工作狀態(tài)。上述信號處理所需要的平滑濾波器、梯形濾波器、存儲器、采樣時鐘發(fā)生器以及各種外部模塊控制邏輯均由FPGA內(nèi)部的Verilog HDL程序?qū)崿F(xiàn)。
[0020]通信模塊負(fù)責(zé)譜儀與計算機(jī)之間的接口，譜儀與計算機(jī)之間通過USB2.0總線連接，因此通信模塊主要由USB2.0芯片及其外圍電路構(gòu)成。通信模塊按照USB2.0協(xié)議，將由并行總線輸入而來的能譜信息轉(zhuǎn)化為通用串行信號與計算機(jī)進(jìn)行通信。
[0021]本說明書未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)有技術(shù)。
【權(quán)利要求】
1.一種具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:該數(shù)字化譜儀由前端模擬電路、ADC轉(zhuǎn)化電路、FPGA電路和通信模塊四個部分組成，四部分之間以串行方式連接，核脈沖信號由前端模擬電路進(jìn)入譜儀，經(jīng)過信號調(diào)理之后進(jìn)入ADC轉(zhuǎn)化電路，由ADC轉(zhuǎn)化電路完成模擬信號的數(shù)字化轉(zhuǎn)換，之后數(shù)字信號進(jìn)入FPGA電路進(jìn)行數(shù)字信號處理，處理結(jié)果經(jīng)通信模塊傳輸?shù)接嬎銠C(jī)之中；所述FPGA電路根據(jù)計算結(jié)果向前端模擬電路提供增益控制信號，并接受前端模擬電路中高速比較器的比較結(jié)果。
2.根據(jù)權(quán)利要求1所述的具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:所述前端模擬電路由衰減器、VGA、差分放大器和高速比較器四部分構(gòu)成，前端模擬電路包含四個輸入通道，高速比較器和差分放大器均為兩個通道共用一個芯片；脈沖信號進(jìn)入譜儀之后，經(jīng)衰減器按固定比例衰減，同時衰減器為連接電纜提供阻抗匹配，之后衰減信號進(jìn)入VGA，由VGA按照FPGA提供的增益控制信號放大輸入信號，VGA輸出信號分為兩路，一路進(jìn)入差分放大器，經(jīng)差分放大器緩沖之后直接驅(qū)動ADC的輸入端，另一路進(jìn)入高速比較器與特定閾值進(jìn)行比較，比較結(jié)果輸入到FPGA之中。
3.根據(jù)權(quán)利要求2所述的具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:當(dāng)高速比較器的輸入信號長期低于特定閾值或輸入通道閑置時，F(xiàn)PGA控制ADC進(jìn)入休眠狀態(tài)，從而使整個通道進(jìn)入休眠模式。
4.根據(jù)權(quán)利要求1所述的具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:所述ADC電路采用兩個10M采樣率12位精度雙通道流水線型ADC芯片，每個ADC芯片的采樣時鐘均是由FPGA所提供的10MHz時鐘信號，在該時鐘信號下ADC連續(xù)不斷地采樣輸入信號，并通過數(shù)據(jù)總線將轉(zhuǎn)換結(jié)果輸出到FPGA中。
5.根據(jù)權(quán)利要求1所述的具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:所述FPGA電路是整個譜儀的數(shù)據(jù)處理和控制單元，數(shù)字信號由ADC電路輸入到FPGA電路后，由FPGA完成數(shù)字信號處理工作，同時FPGA控制著VGA的增益以及通訊模塊與計算機(jī)之間的通訊；所述FPGA芯片內(nèi)部具有采樣時鐘發(fā)生器，用以根據(jù)已有時鐘產(chǎn)生ADC采樣所需的10MHz時鐘信號；數(shù)字信號進(jìn)入FPGA后，經(jīng)過平滑濾波器進(jìn)行平滑處理，之后數(shù)據(jù)流分為兩路，分別進(jìn)入快慢兩種時間參數(shù)的梯形濾波器，快時間參數(shù)的梯形濾波器能夠準(zhǔn)確保留脈沖信號中的時間信息，經(jīng)后端的數(shù)據(jù)處理后將時間信息提取出來，慢時間參數(shù)的梯形濾波器能夠準(zhǔn)確保留脈沖信號中的幅度信息，經(jīng)后端數(shù)據(jù)處理后將幅值信息提取出來，這兩類提取出來的重要信息經(jīng)雙口 RAM緩沖之后被送往通信模塊；FPGA內(nèi)部具有外圍模塊控制邏輯，接收高速比較器的輸出信號，向VGA提供增益控制信號，并通過通信控制信號控制通信模塊的工作狀態(tài)；上述信號處理所需要的平滑濾波器、梯形濾波器、存儲器、采樣時鐘發(fā)生器以及各種外部模塊控制邏輯均由FPGA內(nèi)部的Verilog HDL程序?qū)崿F(xiàn)。
6.根據(jù)權(quán)利要求1所述的具有穩(wěn)譜功能的多通道數(shù)字化譜儀，其特征是:所述通信模塊為譜儀與計算機(jī)之間的接口，通信模塊主要由USB2.0芯片及其外圍電路構(gòu)成，通信模塊按照USB2.0協(xié)議，將由并行總線輸入而來的能譜信息轉(zhuǎn)化為通用串行信號與計算機(jī)進(jìn)行通信。
【文檔編號】G01T1/36GK104035124SQ201410269422
【公開日】2014年9月10日 申請日期:2014年6月18日 優(yōu)先權(quán)日:2014年6月18日
【發(fā)明者】龔玉巍, 賈銘椿, 郭智榮, 陳祥磊, 代傳波, 趙錫, 郭寧博 申請人:中國船舶重工集團(tuán)公司第七一九研究所