可靠性測(cè)試系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及芯片測(cè)試【技術(shù)領(lǐng)域】，尤其涉及一種可靠性測(cè)試系統(tǒng)，可應(yīng)用于針對(duì)大批量芯片的分時(shí)可靠性測(cè)試工藝中，尤其是能共享測(cè)試機(jī)測(cè)試通道的老化測(cè)試工藝，即通過(guò)在兩態(tài)輸出的待測(cè)芯片與測(cè)試機(jī)之間設(shè)置三態(tài)緩沖芯片，以作為其之間的緩沖，進(jìn)而模擬三態(tài)輸出，以選擇需要進(jìn)行電性測(cè)試的待測(cè)芯片進(jìn)行測(cè)試，同時(shí)隔離不需要測(cè)試的待測(cè)芯片，從而使得不同待測(cè)試芯片能夠共享測(cè)試機(jī)的測(cè)試通道，并能分時(shí)測(cè)試該測(cè)試機(jī)連接的全部芯片，在提高測(cè)試工藝效率的同時(shí)，大大降低了硬件的開(kāi)銷(xiāo)。
【專利說(shuō)明】可靠性測(cè)試系統(tǒng)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及芯片測(cè)試【技術(shù)領(lǐng)域】，尤其涉及一種可靠性測(cè)試系統(tǒng)。

【背景技術(shù)】
[0002] 當(dāng)前，為了確保芯片的質(zhì)量及性能，均需要對(duì)其進(jìn)行諸如老化測(cè)試（burn-in)等 各種可靠性測(cè)試，而當(dāng)對(duì)芯片進(jìn)行可靠性測(cè)試時(shí)不僅測(cè)試時(shí)間較長(zhǎng)，且由于測(cè)試設(shè)備的測(cè) 試通道的限制，使得測(cè)試工藝的時(shí)間成本和設(shè)備成本一直居高不下。
[0003] 例如，在對(duì)芯片進(jìn)行老化測(cè)試時(shí)，就需要對(duì)大量芯片同時(shí)做長(zhǎng)時(shí)間的高溫電性能 測(cè)試，相應(yīng)的就需要采購(gòu)測(cè)試專門(mén)用的老化測(cè)試機(jī)器和載板來(lái)放置和測(cè)試芯片；同時(shí)，由于 老化測(cè)試機(jī)的測(cè)試通道數(shù)目有限（通常為256個(gè)），進(jìn)而致使老化測(cè)機(jī)器和載板的硬件成本 非常高。
[0004] 所以，為了節(jié)省成本，就需要在盡量多的在同一塊測(cè)試載板上放置芯片，進(jìn)而就需 要拓展每個(gè)測(cè)試機(jī)承載測(cè)試芯片的能力；但由于兩態(tài)測(cè)試芯片的輸出管腳是兩態(tài)端口，輸 出控制信號(hào)（如SAE)無(wú)法關(guān)閉輸出管腳，從而使得并聯(lián)的輸出信號(hào)相互干擾，進(jìn)而使得目 標(biāo)芯片輸出管腳的狀態(tài)無(wú)法被測(cè)試機(jī)準(zhǔn)確的檢測(cè)到，使得測(cè)試工藝的準(zhǔn)確性大大降低。所 以對(duì)于一個(gè)具有256測(cè)試端口的老化測(cè)試機(jī)，比如在對(duì)具有16輸入管腳和16輸出管腳的 SRAM芯片進(jìn)行測(cè)試時(shí)，只能在該老化測(cè)試機(jī)的測(cè)試載板上最多放置16片該SRAM芯片，其硬 件的消耗非常之大，進(jìn)而致使測(cè)試工藝成本非常昂貴。


【發(fā)明內(nèi)容】

[0005] 針對(duì)上述技術(shù)問(wèn)題，本申請(qǐng)?zhí)峁┝艘环N可靠性測(cè)試系統(tǒng)，可應(yīng)用于對(duì)待測(cè)芯片進(jìn) 行可靠性測(cè)試工藝中，所述系統(tǒng)包括：
[0006] 測(cè)試機(jī)，設(shè)置有測(cè)試通道，以用于對(duì)所述待測(cè)芯片進(jìn)行所述可靠性測(cè)試工藝；
[0007] 若干三態(tài)緩沖芯片，所述測(cè)試通道通過(guò)所述三態(tài)緩沖芯片與所述待測(cè)芯片連接， 以選擇部分所述待測(cè)芯片進(jìn)行所述可靠性測(cè)試工藝。
[0008] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中，所述三態(tài)緩沖芯片設(shè)置有使能 端，所述系統(tǒng)還包括：
[0009] 使能信號(hào)源，輸出使能信號(hào)至所述使能端，以控制所述三態(tài)緩沖芯片進(jìn)入高阻態(tài) 或?qū)顟B(tài)。
[0010] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0011] 所述三態(tài)緩沖芯片設(shè)置有信號(hào)輸入端和信號(hào)輸出端；
[0012] 其中，所述待測(cè)芯片的輸出端與所述三態(tài)緩沖芯片的信號(hào)輸入端連接，所述測(cè)試 通道與所述三態(tài)緩沖芯片的信號(hào)輸出端連接。
[0013] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0014] 所述測(cè)試機(jī)為芯片老化測(cè)試機(jī)，所述可靠性測(cè)試工藝為芯片老化測(cè)試工藝。
[0015] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)還包括：
[0016] 測(cè)試載板，以用于承載所述待測(cè)芯片和所述三態(tài)緩沖芯片。
[0017] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0018] 所述待測(cè)芯片為兩態(tài)輸出芯片。
[0019] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0020] 每個(gè)所述待測(cè)芯片的輸出端均通過(guò)一個(gè)或多個(gè)并聯(lián)的所述三態(tài)緩沖芯片與所述 測(cè)試通道連接。
[0021] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0022] 多個(gè)所述待測(cè)芯片的輸入端共用所述測(cè)試通道。
[0023] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0024] 多個(gè)并聯(lián)的所述三態(tài)緩沖芯片的信號(hào)輸出端分別與所述測(cè)試通道連接。
[0025] 作為一優(yōu)選的實(shí)施例，上述的可靠性測(cè)試系統(tǒng)中：
[0026] 所述測(cè)試機(jī)的每個(gè)所述測(cè)試通道均可通過(guò)所述三態(tài)緩沖芯片分別與并聯(lián)的至少 兩個(gè)所述待測(cè)芯片連接，以使得多個(gè)三態(tài)緩沖芯片能夠共享所述測(cè)試機(jī)的一個(gè)測(cè)試通道。
[0027] 綜上所述，由于采用了上述技術(shù)方案，本專利申請(qǐng)記載了一種可靠性測(cè)試系統(tǒng)，可 應(yīng)用于針對(duì)大批量芯片的分時(shí)可靠性測(cè)試工藝中，尤其是能共享測(cè)試機(jī)測(cè)試通道的老化測(cè) 試工藝，即通過(guò)在兩態(tài)輸出的待測(cè)芯片與測(cè)試機(jī)之間設(shè)置三態(tài)緩沖芯片，以作為待測(cè)芯片 和測(cè)試機(jī)器之間的緩沖，進(jìn)而模擬三態(tài)輸出，以選擇需要進(jìn)行電性測(cè)試的待測(cè)芯片進(jìn)行測(cè) 試，同時(shí)隔離不需要測(cè)試的待測(cè)芯片，從而使得不同待測(cè)試芯片能夠共享測(cè)試機(jī)的測(cè)試通 道，并能分時(shí)測(cè)試該測(cè)試機(jī)連接的全部芯片，在提高測(cè)試工藝效率的同時(shí)，大大降低了硬件 的開(kāi)銷(xiāo)。

【專利附圖】

【附圖說(shuō)明】
[0028] 圖1是本申請(qǐng)實(shí)施例中可靠性測(cè)試系統(tǒng)的模塊結(jié)構(gòu)示意圖；
[0029] 圖2是本申請(qǐng)實(shí)施例中三態(tài)緩沖芯片的管腳分布示意圖；
[0030] 圖3是本申請(qǐng)實(shí)施例中可靠性測(cè)試系統(tǒng)的模塊連接示意圖；
[0031] 圖4是本申請(qǐng)實(shí)施例中二態(tài)緩沖芯片的電路結(jié)構(gòu)7]^意圖。

【具體實(shí)施方式】
[0032] 由于待測(cè)芯片在做電性測(cè)試時(shí)，并不是所有芯片的輸出管腳同時(shí)被老化機(jī)臺(tái)測(cè) 試，而是將待測(cè)芯片分為幾組，將不同組芯片的輸入\輸出管腳共用老化測(cè)試機(jī)臺(tái)的測(cè)試 通道，為了避免兩態(tài)輸出管腳輸出狀態(tài)之間的相互干擾，故可以利用三態(tài)緩沖芯片，來(lái)選擇 需要進(jìn)行測(cè)試的待測(cè)芯片進(jìn)行測(cè)試工藝，同時(shí)使得不需要進(jìn)行測(cè)試的待測(cè)芯片輸出管腳處 于被三態(tài)緩沖芯片隔離的狀態(tài)，以達(dá)到隔離不需要進(jìn)行測(cè)試的待測(cè)芯片，排除其對(duì)需要測(cè) 試待測(cè)芯片輸出管腳輸出狀態(tài)的干擾，即模擬控制非測(cè)試芯片在測(cè)試工藝時(shí)處于高阻態(tài)， 進(jìn)而實(shí)現(xiàn)分享硬件資源，以拓展老化測(cè)試機(jī)承載測(cè)試芯片的能力。
[0033] 本申請(qǐng)中的可靠性測(cè)試系統(tǒng)，可應(yīng)用于芯片的老化測(cè)試工藝中，下面就以兩態(tài)輸 出芯片為例進(jìn)行詳細(xì)說(shuō)明，圖1是本申請(qǐng)實(shí)施例中可靠性測(cè)試系統(tǒng)的模塊結(jié)構(gòu)示意圖，如 圖1所示：
[0034] 本實(shí)施例中的可靠性測(cè)試系統(tǒng)，包括設(shè)置有若干測(cè)試通道的測(cè)試機(jī)，例如具有256 個(gè)測(cè)試通道的老化測(cè)試機(jī)等；兩態(tài)輸出的待測(cè)芯片的輸出端與三態(tài)緩沖芯片的信號(hào)輸入端 (即圖中所示的輸入端）連接，而該三態(tài)緩沖芯片的信號(hào)輸出端（即圖中所示的輸出端）則 與上述的測(cè)試機(jī)的測(cè)試通道連接；使能信號(hào)源則與上述三態(tài)緩沖芯片的使能端連接。
[0035] 優(yōu)選的，上述的若干三態(tài)緩沖芯片中，每個(gè)待測(cè)芯片分別與一個(gè)或多個(gè)并聯(lián)的三 態(tài)緩沖芯片連接；上述的若干個(gè)三態(tài)緩沖芯片之間也可以并聯(lián)連接。
[0036] 優(yōu)選的，上述的三態(tài)緩沖芯片和待測(cè)芯片均安置在測(cè)試載板上，以便于對(duì)待測(cè)芯 片進(jìn)行可靠性測(cè)試。
[0037] 進(jìn)一步的，上述的待測(cè)芯片均為兩態(tài)輸出的測(cè)試芯片（即其輸出信號(hào)為高電平或 低電平），而在對(duì)上述的待測(cè)試芯片進(jìn)行電性測(cè)試時(shí)，可在對(duì)多個(gè)待測(cè)芯片上電后，通過(guò)使 能信號(hào)源發(fā)送（也可通過(guò)測(cè)試機(jī)發(fā)送使能信號(hào)）的使能信號(hào)（例如高電平），使得與非測(cè)試 的待測(cè)芯片（即此時(shí)不需要對(duì)其輸出信號(hào)進(jìn)行測(cè)試的待測(cè)芯片）連接的三態(tài)緩沖芯片輸出 端處于高阻態(tài)，即此時(shí)這些非測(cè)試的待測(cè)芯片的輸出端均模擬輸出高阻態(tài)；同時(shí)，需要測(cè)試 的待測(cè)芯片所連接的三態(tài)緩沖芯片的輸出端則輸出其輸入端接收的來(lái)自待測(cè)芯片的信號(hào) 至測(cè)試機(jī)的測(cè)試通道上，進(jìn)而完成對(duì)此時(shí)需要測(cè)試的待測(cè)芯片的可靠性測(cè)試工藝。
[0038] 進(jìn)一步的，當(dāng)非測(cè)試的待測(cè)芯片轉(zhuǎn)換為需要測(cè)試的待測(cè)芯片時(shí)，僅需要通過(guò)使能 信號(hào)源發(fā)送使能信號(hào)（例如低電平）至與其連接的三態(tài)緩沖芯片，即可實(shí)現(xiàn)對(duì)需要測(cè)試的 待測(cè)芯片的電性測(cè)試工藝；相應(yīng)的，需要把正在進(jìn)行測(cè)試工藝的待測(cè)芯片轉(zhuǎn)換為非測(cè)試的 待測(cè)芯片，則可通過(guò)使能信號(hào)源發(fā)送使能信號(hào)（例如高電平）至其連接的三態(tài)緩沖芯片，使 其輸出高阻態(tài)即可。
[0039] 圖2是本申請(qǐng)實(shí)施例中三態(tài)緩沖芯片的管腳分布示意圖，如圖2所示，本實(shí)施例中 的三態(tài)緩沖芯片的輸入引腳包括麗引腳和DIR引腳，輸入/輸出引腳An、Bn，參加下表1 可知：
[0040]

【權(quán)利要求】
1. 一種可靠性測(cè)試系統(tǒng)，其特征在于，應(yīng)用于對(duì)待測(cè)芯片進(jìn)行可靠性測(cè)試工藝中，所述 系統(tǒng)包括： 測(cè)試機(jī)，設(shè)置有測(cè)試通道，以用于對(duì)所述待測(cè)芯片進(jìn)行所述可靠性測(cè)試工藝； 若干三態(tài)緩沖芯片，所述測(cè)試通道通過(guò)所述三態(tài)緩沖芯片與所述待測(cè)芯片連接，以選 擇部分所述待測(cè)芯片進(jìn)行所述可靠性測(cè)試工藝。
2. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述三態(tài)緩沖芯片設(shè)置有使能 端，所述系統(tǒng)還包括： 使能信號(hào)源，輸出使能信號(hào)至所述使能端，以控制所述三態(tài)緩沖芯片進(jìn)入高阻態(tài)或?qū)?通狀態(tài)。
3. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述三態(tài)緩沖芯片設(shè)置有信號(hào) 輸入端和信號(hào)輸出端； 其中，所述待測(cè)芯片的輸出端與所述三態(tài)緩沖芯片的信號(hào)輸入端連接，所述測(cè)試通道 與所述三態(tài)緩沖芯片的信號(hào)輸出端連接。
4. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述測(cè)試機(jī)為芯片老化測(cè)試機(jī)， 所述可靠性測(cè)試工藝為芯片老化測(cè)試工藝。
5. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述系統(tǒng)還包括： 測(cè)試載板，以用于承載所述待測(cè)芯片和所述三態(tài)緩沖芯片。
6. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述待測(cè)芯片為兩態(tài)輸出芯片。
7. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，每個(gè)所述待測(cè)芯片的輸出端均 通過(guò)一個(gè)或多個(gè)所述三態(tài)緩沖芯片與所述測(cè)試通道連接。
8. 如權(quán)利要求7所述的可靠性測(cè)試系統(tǒng)，其特征在于，多個(gè)所述待測(cè)芯片的輸入端共 用所述測(cè)試通道。
9. 如權(quán)利要求7所述的可靠性測(cè)試系統(tǒng)，其特征在于，多個(gè)并聯(lián)的所述三態(tài)緩沖芯片 的信號(hào)輸出端分別與所述測(cè)試通道連接。
10. 如權(quán)利要求1所述的可靠性測(cè)試系統(tǒng)，其特征在于，所述測(cè)試機(jī)的每個(gè)所述測(cè)試通 道均可通過(guò)所述三態(tài)緩沖芯片分別與并聯(lián)的至少兩個(gè)所述待測(cè)芯片連接。
【文檔編號(hào)】G01R31/00GK104280646SQ201410591162
【公開(kāi)日】2015年1月14日 申請(qǐng)日期:2014年10月28日 優(yōu)先權(quán)日:2014年10月28日
【發(fā)明者】李康, 陳宏領(lǐng), 龔斌, 黃雪青, 張宇飛 申請(qǐng)人:武漢新芯集成電路制造有限公司