一種多位寬大容量疊裝芯片的測(cè)試板的制作方法
【專利摘要】本實(shí)用新型的多位寬大容量疊裝芯片的測(cè)試板，包括測(cè)試板體，測(cè)試板體上布有芯片座和金屬指接口，芯片座上設(shè)置有金屬球，所述金屬指接口上的控制線KDM與待測(cè)試芯片上每個(gè)單芯片的輸入輸出控制線DM均相連接，數(shù)據(jù)信號(hào)線與經(jīng)與邏輯電路運(yùn)算后接于金屬指接口上的測(cè)試結(jié)果輸出線RES上，、均為正整數(shù)，0≤≤7，0≤≤。本實(shí)用新型的測(cè)試板，對(duì)現(xiàn)有的單芯片測(cè)試裝置稍加改動(dòng)即可對(duì)多個(gè)單芯片疊裝而成的“多位寬、大容量”芯片完成測(cè)試，既保證了測(cè)試結(jié)果的準(zhǔn)確性，又降低了測(cè)試成本；測(cè)試方法和測(cè)試板操作簡(jiǎn)單易行、效率高。
【專利說明】一種多位寬大容量疊裝芯片的測(cè)試板

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種多位寬大容量疊裝芯片的測(cè)試板，更具體的說，尤其涉及一種可對(duì)疊裝芯片中的單芯片進(jìn)行同步并行測(cè)試并將測(cè)試結(jié)果進(jìn)行與運(yùn)算輸出的測(cè)試板。

【背景技術(shù)】
[0002]在半導(dǎo)體芯片的生產(chǎn)和制造過程中，由于新的封裝工藝的投入，對(duì)測(cè)試機(jī)臺(tái)的測(cè)試能力有了很大的挑戰(zhàn)，如何實(shí)現(xiàn)以現(xiàn)有機(jī)臺(tái)為測(cè)試平臺(tái)對(duì)新的封裝工藝產(chǎn)品進(jìn)行測(cè)試成為了一個(gè)難題。由于采用了新的封裝工藝，多芯片疊裝實(shí)現(xiàn)了芯片的位寬翻倍、容量增大，滿足了客戶的特殊需求，節(jié)省DRAM的設(shè)計(jì)和開發(fā)費(fèi)用；但隨著堆疊芯片的數(shù)目增加，堆疊封裝后的芯片位寬和容量的增大對(duì)測(cè)試機(jī)臺(tái)本身的測(cè)試配置具有極大的挑戰(zhàn)，同時(shí)封測(cè)廠著眼于節(jié)省成本的基礎(chǔ)上，利用現(xiàn)有測(cè)試機(jī)臺(tái)、測(cè)試原理、設(shè)計(jì)特殊測(cè)試板測(cè)試多芯片堆疊封裝的測(cè)試方案要求也迫在眉睫。


【發(fā)明內(nèi)容】

[0003]本實(shí)用新型為了克服上述技術(shù)問題的缺點(diǎn)，提供了一種多位寬大容量疊裝芯片的測(cè)試板。
[0004]本實(shí)用新型的多位寬大容量疊裝芯片的測(cè)試板，包括測(cè)試板體，測(cè)試板體上均勻分布有若干芯片座以及與測(cè)試儀器相連接的金屬指接口，芯片座上設(shè)置有與待測(cè)試芯片的引腳相配合的金屬球，測(cè)試板體上設(shè)置有將待測(cè)試芯片固定在芯片座上的夾具，金屬指接口上設(shè)置有多根金屬指；所述待測(cè)試芯片由多個(gè)單芯片疊裝而成，待測(cè)試芯片上設(shè)置有地址信號(hào)線崖)?、MO和M2，數(shù)據(jù)信號(hào)線DQQ?DQn，時(shí)鐘信號(hào)線涵、CAS、涵
、CLK、CKE、CS ;每個(gè)單芯片均設(shè)置有輸入輸出控制線DM ； m為大于等于14的正整數(shù)，?為大于等于15的正整數(shù)；金屬指接口上設(shè)置有控制線KDM和測(cè)試結(jié)果輸出線RES ;數(shù)據(jù)信號(hào)線￡)@輸出測(cè)試結(jié)果；其特別之處在于:所述金屬指接口上的控制線KDM與待測(cè)試芯片上每個(gè)單芯片的輸入輸出控制線DM均相連接，數(shù)據(jù)信號(hào)線與+tt)經(jīng)與邏輯電路運(yùn)算后接于金屬指接口上的測(cè)試結(jié)果輸出線RES上，1、先均為正整數(shù)，O^ ^/8。
[0005]本實(shí)用新型的多位寬大容量疊裝芯片的測(cè)試板，所述待測(cè)試芯片由上單芯片和下單芯片芯片組成，上單芯片、下單芯片的輸入輸出控制線分別為UDM、￡i)M ;芯片座上與待測(cè)試芯片的LDM、UDM、DQU DQ9引腳相配合的金屬球均通過跳轉(zhuǎn)接線與金屬指接口相連接；控制線KDM通過跳轉(zhuǎn)接線與LDM、UDM引腳相連接，待測(cè)試芯片的DQl與DQ9弓丨腳經(jīng)與邏輯電路運(yùn)算后與測(cè)試結(jié)果輸出線RES相連接。
[0006]本實(shí)用新型的多位寬大容量疊裝芯片的測(cè)試板，所述上單芯片和下單芯片的型號(hào)均為:2Gb容量、8位寬，疊裝后的待測(cè)試芯片容量為:4Gb容量、16位寬。
[0007]本實(shí)用新型的有益效果是:本實(shí)用新型的用于內(nèi)存芯片老化測(cè)試的測(cè)試板，對(duì)于由多個(gè)單芯片疊裝而成的待測(cè)試芯片來說，通過將金屬指接口上的控制線與每個(gè)單芯片的輸入輸出控制線均相連接，在一個(gè)控制線的作用下即可對(duì)多個(gè)單芯片同時(shí)進(jìn)行測(cè)試；通過將每個(gè)單芯片的測(cè)試結(jié)果輸出線經(jīng)與運(yùn)算后輸出，使得只有當(dāng)所有單芯片的測(cè)試結(jié)果正確后，才可輸出正確的測(cè)試結(jié)果。本實(shí)用新型利用原有的單芯片測(cè)試裝置，稍加改動(dòng)即可對(duì)多個(gè)單芯片疊裝而成的“多位寬、大容量”芯片完成測(cè)試，既保證了測(cè)試結(jié)果的準(zhǔn)確性，又降低了測(cè)試成本。
[0008]本實(shí)用新型的多位寬大容量疊裝芯片的測(cè)試板的有益效果主要體現(xiàn)在以下幾個(gè)方面:
[0009](I)采用并行測(cè)試的方式和測(cè)試板，大大降低新堆疊芯片的測(cè)試成本投入；
[0010](2)具備多用途的測(cè)試方法和測(cè)試板，可以測(cè)試多芯片疊裝大容量擴(kuò)充，也可以測(cè)試多芯片疊裝多位寬大容量擴(kuò)充；
[0011](3)具備多芯片堆疊測(cè)試方法和測(cè)試板操作簡(jiǎn)單易行、效率高。

【專利附圖】

【附圖說明】
[0012]圖1為測(cè)試2Gb容量、8位寬的芯片座上金屬球的分布圖；
[0013]圖2為2Gb容量、8位寬的上單芯片和下單芯片疊裝的原理圖；
[0014]圖3為本實(shí)用新型的疊裝芯片的測(cè)試板的結(jié)構(gòu)圖；
[0015]圖4為測(cè)試4Gb容量、16位寬的芯片座上金屬球的分布圖
[0016]圖5為本實(shí)用新型中芯片座的結(jié)構(gòu)示意圖；
[0017]圖6為本實(shí)用新型中控制線KDM與iDM、UDM引腳的連接示意圖；
[0018]圖7為本實(shí)用新型中信號(hào)線DQl和DQ9與測(cè)試結(jié)果輸出線RES的連接示意圖。
[0019]圖中:1測(cè)試板體，2芯片座，3跳轉(zhuǎn)接線，4金屬指接口，5金屬球，6待測(cè)試芯片，7夾具，8上單芯片，9下單芯片。

【具體實(shí)施方式】
[0020]下面結(jié)合附圖與實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說明。
[0021]如圖1所示，給出了測(cè)試2Gb容量、8位寬的芯片座上金屬球的分布圖，現(xiàn)在對(duì)其測(cè)試的方法采用最近先進(jìn)的ACTM(Advanced Compressed Test Mode)測(cè)試模式(在這種測(cè)試模式下，ANDO測(cè)試機(jī)臺(tái)本身不會(huì)直接傳送數(shù)據(jù)到芯片內(nèi)部，主要通過芯片內(nèi)部設(shè)計(jì)的測(cè)試環(huán)路對(duì)芯片進(jìn)行指令控制，在進(jìn)行老化測(cè)試過程中，ANDO測(cè)試機(jī)臺(tái)會(huì)向芯片內(nèi)部測(cè)試環(huán)路發(fā)送指令，測(cè)試環(huán)路根據(jù)指令執(zhí)行相應(yīng)的動(dòng)作(初始化，讀數(shù)據(jù)，寫數(shù)據(jù)等)，當(dāng)測(cè)試環(huán)路根據(jù)指令向芯片寫完已固化好的數(shù)據(jù)之后，然后執(zhí)行讀指令操作，測(cè)試環(huán)路將讀出來的數(shù)據(jù)與原寫入的數(shù)據(jù)位進(jìn)行逐一對(duì)比壓縮(128:64:32:16:1)，最終輸出的壓縮數(shù)據(jù)結(jié)果為I位)，對(duì)單芯片測(cè)試主要引用的地址信號(hào)線為:JO?J13, &40和M2 ;數(shù)據(jù)信號(hào)線為DGl
;時(shí)鐘信號(hào)線為、⑩、麗、CLK、CKB、CS ,以及輸入輸出控制線DM ;其測(cè)試的結(jié)果從DQl中輸出，如果輸出聞電平測(cè)試結(jié)果為PASS，如果輸出結(jié)果為低電平測(cè)試結(jié)果為FAIL.對(duì)于ANDO (最多可以提供16位地址線，8位時(shí)鐘線)測(cè)試機(jī)臺(tái)來說沒有信號(hào)線、地址線、時(shí)鐘線的硬件配置限制。
[0022]如圖2所示的芯片，其由上單芯片8和下單芯片9疊裝而成，上單芯片8和下單芯片9的型號(hào)均為:2Gb容量、8位寬，疊裝后的待測(cè)試芯片容量為:4Gb容量、16位寬。如果對(duì)其整體測(cè)試，主要引用的地址信號(hào)為I)?J14, MO和&42 ;數(shù)據(jù)信號(hào)線為DGl ;時(shí)鐘信號(hào)線為:MS、CAS、WE、CLK、CKE、CS ,以及輸入輸出控制線WM、UDM ;其測(cè)試的結(jié)果從DQl中輸出，如果輸出聞電平測(cè)試結(jié)果為PASS，如果輸出結(jié)果為低電平測(cè)試結(jié)果為FAIL.但對(duì)單芯片測(cè)試的測(cè)試板所能提供的地址信號(hào)為:Al?15 ;其中?分配芯片本身地址信號(hào)需求，其剩下的唯一地址J15無法滿足BANK(BankO，Bankl, Bank2)地址的選擇，最終由于測(cè)試機(jī)臺(tái)本身結(jié)構(gòu)的局限性無法測(cè)試多芯片疊裝的產(chǎn)品。
[0023]如何能利用單芯片的測(cè)試板，完成對(duì)多個(gè)單芯片疊裝形成的“多位寬、大容量”的芯片進(jìn)行測(cè)試呢？試想，如果疊裝在一起的多個(gè)單芯片能同步地并行測(cè)試，并將每個(gè)單芯片的測(cè)試結(jié)果進(jìn)行邏輯運(yùn)算，即可實(shí)現(xiàn)疊裝芯片的有效、快速測(cè)試。
[0024]如圖3所示，給出了本實(shí)用新型的疊裝芯片的測(cè)試板的結(jié)構(gòu)圖，其主體為測(cè)試板體I，測(cè)試板體I上均勻分布有若干個(gè)芯片座2，待測(cè)試的芯片用于固定在芯片座2上，如圖5所示，給出了本實(shí)用新型中芯片座的結(jié)構(gòu)示意圖，所示的夾具7將待測(cè)試芯片6固定在芯片座2上。測(cè)試板體I上設(shè)置有與測(cè)試儀器相連接的金屬指接口 4，金屬指接口 4上設(shè)置有多根金屬指。如圖4所示，給出了測(cè)試4Gb容量、16位寬的芯片座上金屬球的分布圖。上單芯片、下單芯片的輸入輸出控制線分別為MDM、LDM ;芯片座2上與待測(cè)試芯片的
、UDM、DQ1、DQ9引腳相配合的金屬球均通過跳轉(zhuǎn)接線3與金屬指接口相連接；控制線KDM通過跳轉(zhuǎn)接線與、TJDM引腳相連接，待測(cè)試芯片的DQl與DQ9引腳經(jīng)與邏輯電路運(yùn)算后與測(cè)試結(jié)果輸出線RES相連接，這樣可以實(shí)現(xiàn)位寬和容量翻倍的測(cè)試。
[0025]如圖6給出了控制線KDM與iiW、引腳的連接示意圖，在測(cè)試的過程中，金屬指接口 4上的控制線KDM同時(shí)與上單芯片8上的和下單芯片9上的KDM相連接，可同時(shí)觸發(fā)上單芯片8和下單芯片9共同進(jìn)行測(cè)試。圖7所示，給出了信號(hào)線DQl和DQ9與測(cè)試結(jié)果輸出線RES的連接示意圖，所示上單芯片8與下單芯片9的輸出經(jīng)邏輯電路與運(yùn)算后輸出，無論是16位位寬還是32位64位都可以以此實(shí)現(xiàn)。
[0026]對(duì)于上單芯片8的測(cè)試結(jié)果從DQl輸出，下單芯片9的測(cè)試結(jié)果從DQ9輸出，如果DQl測(cè)試結(jié)果為I，DQ9測(cè)試結(jié)果為I，最終測(cè)試結(jié)果為I ;DQ1測(cè)試結(jié)果為0，DQ9測(cè)試結(jié)果為O，最終測(cè)試結(jié)果為O ;DQ1測(cè)試結(jié)果為0，DQ9測(cè)試結(jié)果為I，最終測(cè)試結(jié)果為O ;DQ1測(cè)試結(jié)果為1，DQ9測(cè)試結(jié)果為0，最終測(cè)試結(jié)果為O。此種單獨(dú)并行測(cè)試仍然按照單顆芯片的測(cè)試需求，地址信號(hào)線為:A0-A13，BAO, BA2 ;數(shù)據(jù)信號(hào)線為DQl ；CLOCK時(shí)鐘為:/RAS、/CAS、/WE、CLK、CKE、/CS、LDM ;其測(cè)試的結(jié)果從DQl中輸出，此種測(cè)試板卡不僅可以實(shí)現(xiàn)單顆芯片測(cè)試也可以實(shí)現(xiàn)多芯片疊裝測(cè)試。
【權(quán)利要求】
1.一種多位寬大容量疊裝芯片的測(cè)試板，包括測(cè)試板體(1)，測(cè)試板體上均勻分布有若干芯片座(2)以及與測(cè)試儀器相連接的金屬指接口(4)，芯片座上設(shè)置有與待測(cè)試芯片(6)的引腳相配合的金屬球(5)，測(cè)試板體上設(shè)置有將待測(cè)試芯片固定在芯片座上的夾具(7)，金屬指接口上設(shè)置有多根金屬指；所述待測(cè)試芯片由多個(gè)單芯片疊裝而成，待測(cè)試芯片上設(shè)置有地址信號(hào)線?、MO和徹2，數(shù)據(jù)信號(hào)線聊?DQn，時(shí)鐘信號(hào)線RAS、、WB、CLK、CKB、CS ;每個(gè)單芯片均設(shè)置有輸入輸出控制線DM f力大于等于14的正整數(shù)，η為大于等于15的正整數(shù)；金屬指接口上設(shè)置有控制線KDM和測(cè)試結(jié)果輸出線RES ;數(shù)據(jù)信號(hào)線D0輸出測(cè)試結(jié)果；其特征在于:所述金屬指接口上的控制線KDM與待測(cè)試芯片上每個(gè)單芯片的輸入輸出控制線DM均相連接，數(shù)據(jù)信號(hào)線D&與DQ(i +Bk)經(jīng)與邏輯電路運(yùn)算后接于金屬指接口上的測(cè)試結(jié)果輸出線RES上，I均為正整數(shù)，O< 7,0 < t < ?/ 8。
2.根據(jù)權(quán)利要求1所述的多位寬大容量疊裝芯片的測(cè)試板，其特征在于:所述待測(cè)試芯片(6)由上單芯片(8)和下單芯片(9)芯片組成，上單芯片、下單芯片的輸入輸出控制線分別為UDM、LDM ;芯片座(2)上與待測(cè)試芯片的￡i?1、LrDM、DQU DQ9引腳相配合的金屬球均通過跳轉(zhuǎn)接線(3)與金屬指接口相連接；控制線KDM通過跳轉(zhuǎn)接線與、UDM引腳相連接，待測(cè)試芯片的DQl與DQ9引腳經(jīng)與邏輯電路運(yùn)算后與測(cè)試結(jié)果輸出線RES相連接。
3.根據(jù)權(quán)利要求2所述的多位寬大容量疊裝芯片的測(cè)試板，其特征在于:所述上單芯片(8)和下單芯片(9)的型號(hào)均為:2Gb容量、8位寬，疊裝后的待測(cè)試芯片容量為:4Gb容量、16位寬。
【文檔編號(hào)】G01R31/28GK204008994SQ201420471273
【公開日】2014年12月10日 申請(qǐng)日期:2014年8月20日 優(yōu)先權(quán)日:2014年8月20日
【發(fā)明者】程飛, 劉昭麟, 董會(huì)君 申請(qǐng)人:山東華芯半導(dǎo)體有限公司