本發(fā)明屬于磁性材料的磁通測量技術(shù)領(lǐng)域，具體地涉及一種數(shù)字積分式磁通計。

背景技術(shù)：

隨著我國磁性材料產(chǎn)業(yè)的飛速發(fā)展，對磁測量儀器的測量精度等指標提出了更高的要求。目前，在磁通測量領(lǐng)域，采用運算放大器為核心的電子積分式磁通計得到了廣泛應(yīng)用，但是由于集成運放的輸入失調(diào)電壓、輸入失調(diào)電流和溫漂，電子元件的非理想性如電容的介質(zhì)損耗和泄露電阻等造成的積分漂移，非線性誤差，泄露現(xiàn)象，其存在較大的零點漂移，并且漂移量隨著時間增加而增大，嚴重時，積分誤差會導(dǎo)致積分器溢出，使積分器失效。其測量誤差大，穩(wěn)定性差，難以滿足磁性材料生產(chǎn)的快速發(fā)展。通過選用性能更加優(yōu)良的運放，電阻，電容等器件能使電子積分的性能得到一定提升，另外，一些在電子積分器的基礎(chǔ)上加入一些補償措施的方案也取得了不錯效果，但是這些方法是基于RC模擬積分器實現(xiàn)的，有一定局限性。由于模擬器件不一致性和非理想性是不可避免的，導(dǎo)致進一步提高性能十分困難。

技術(shù)實現(xiàn)要素：

本發(fā)明就是針對現(xiàn)有模擬磁通計的不足，提供一種數(shù)字積分式磁通計；本發(fā)明具有較高的集成度，增強了抗干擾性能；簡化了儀器的操作難度，提高了系統(tǒng)的穩(wěn)定性。

為實現(xiàn)本發(fā)明的上述目的，本發(fā)明采用如下技術(shù)方案。

本發(fā)明一種數(shù)字積分式磁通計，采用Helmho1tz線圈作為測量線圈，包括系統(tǒng)電源、FPGA、校正電路、放大電路及A/D轉(zhuǎn)換電路；其結(jié)構(gòu)要點是：所述校正電路由模擬開關(guān)和參考信號源組成，參考信號源的信號輸出端連接模擬開關(guān)的信號輸入端，所述參考信號源為四路參考信號，所述模擬開關(guān)為八路模擬開關(guān)；所述放大電路的信號輸出端連接A/D轉(zhuǎn)換電路的信號輸入端，所述放大電路為四路固定增益放大電路，所述A/D轉(zhuǎn)換電路為十六位四通道同步采樣模數(shù)轉(zhuǎn)換器；所述Helmho1tz線圈的兩端與八路模擬開關(guān)相連，八路模擬開關(guān)與四路固定增益放大電路相連，所述A/D轉(zhuǎn)換電路與FPGA相互連接，F(xiàn)PGA連接有外圍接口電路；所述系統(tǒng)電源為FPGA、校正電路、放大電路、A/D轉(zhuǎn)換電路及外圍接口電路進行供電。

作為本發(fā)明的一種優(yōu)選方案，所述FPGA采用型號為EP4CEl5F17C8的芯片。

作為本發(fā)明的另一種優(yōu)選方案，所述十六位四通道同步采樣模數(shù)轉(zhuǎn)換器采用型號為ADS8556的芯片。

作為本發(fā)明的另一種優(yōu)選方案，所述放大電路通過連接抗混疊濾波器，再與A/D轉(zhuǎn)換電路相連。

作為本發(fā)明的另一種優(yōu)選方案，所述放大電路采用自動歸零放大芯片OPAl88。

本發(fā)明的有益效果是。

本發(fā)明一種數(shù)字磁通計，采用FPGA控制同步采樣ADC以固定頻率進行采樣，在FPGA內(nèi)部實現(xiàn)了數(shù)字濾波、自動校準、自動量程選擇、數(shù)字積分等功能；相比于模擬磁通計，簡化了儀器的操作難度，提高了系統(tǒng)的穩(wěn)定性；其測量值無漂移，測量精度高于0．5％。

本發(fā)明用數(shù)字積分器代替了模擬積分器，克服了模擬器件的缺點；與市場上常見的模擬磁通計相比具有更高的穩(wěn)定性，無零點漂移，無需調(diào)零，無需切換量程，能夠自動校準，更易實現(xiàn)儀器自動化和智能化；本發(fā)明完全能夠在工程應(yīng)用中取代模擬磁通計，且在性能上，操作上具有更大優(yōu)勢。

本發(fā)明采用FPGA控制高速同步采樣AD芯片以及其他電路工作，并對數(shù)據(jù)進行實時處理，同時在NIOS—II嵌人式處理器中實現(xiàn)測量結(jié)果的計算、顯示等功能。本儀器具有較高的集成度，增強了抗干擾性能，實驗表明，其測量精度和零點漂移指標均高于普通模擬磁通計，具有很好的應(yīng)用價值。

附圖說明

圖1是本發(fā)明一種數(shù)字積分式磁通計的結(jié)構(gòu)示意框圖。

圖2是本發(fā)明一種數(shù)字積分式磁通計的信號放大及A/D轉(zhuǎn)換電路連接框圖。

圖3是本發(fā)明一種數(shù)字積分式磁通計的校正電路原理連接框圖。

具體實施方式

結(jié)合圖1和圖2所示，本發(fā)明采用Helmho1tz線圈作為測量線圈，包括系統(tǒng)電源、FPGA、校正電路、放大電路及A/D轉(zhuǎn)換電路；其結(jié)構(gòu)要點是：所述校正電路由模擬開關(guān)和參考信號源組成，參考信號源的信號輸出端連接模擬開關(guān)的信號輸入端，所述參考信號源為四路參考信號，所述模擬開關(guān)為八路模擬開關(guān)；所述放大電路的信號輸出端連接A/D轉(zhuǎn)換電路的信號輸入端，所述放大電路為四路固定增益放大電路，所述A/D轉(zhuǎn)換電路為十六位四通道同步采樣模數(shù)轉(zhuǎn)換器；所述Helmho1tz線圈的兩端與八路模擬開關(guān)相連，八路模擬開關(guān)與四路固定增益放大電路相連，所述A/D轉(zhuǎn)換電路與FPGA相互連接，F(xiàn)PGA連接有外圍接口電路；所述系統(tǒng)電源為FPGA、校正電路、放大電路、A/D轉(zhuǎn)換電路及外圍接口電路進行供電。

所述FPGA采用型號為EP4CEl5F17C8的芯片；在FPGA內(nèi)部由NIOS-II作為整個系統(tǒng)的控制核心，負責協(xié)調(diào)各個模塊的工作；在FPGA中采用verilog語言編程實現(xiàn)硬件邏輯功能，包括：ADC時序控制模塊，零點校正模塊，4通道FIR數(shù)字濾波器，量程選擇模塊，數(shù)字積分模塊。其中ADC時序控制模塊控制ADC以500Ksps的采樣速率進行同步采樣，獲取4路16位數(shù)據(jù)，由零點校正模塊對零點漂移校正；四通道FIR低通濾波器，分別對4路數(shù)字信號濾波，濾波后的數(shù)據(jù)進入量程選擇模塊，模塊根據(jù)每個通道的數(shù)據(jù)絕對值的大小自動識別并選擇最佳放大通道的數(shù)據(jù)，增益校正模塊將放大后的信號還原為原始信號對應(yīng)的數(shù)字量并送人數(shù)字積分模塊，在數(shù)字積分模塊中完成數(shù)字積分運算。如果放大1000倍后的信號依然很小，可認為此信號為系統(tǒng)噪聲，不對其進行積分，避免了系統(tǒng)的積分漂移。

所述十六位四通道同步采樣模數(shù)轉(zhuǎn)換器采用型號為ADS8556的芯片。

所述放大電路通過連接抗混疊濾波器，再與A/D轉(zhuǎn)換電路相連；通過抗混疊濾波器減小A/D轉(zhuǎn)換器的混疊誤差。

所述放大電路采用自動歸零放大芯片OPAl88；芯片OPAl88具有最大25μV的輸入失調(diào)電壓和最大0.085μv／℃的漂移。

如圖3所示，為本發(fā)明一種數(shù)字磁通計的校正電路原理連接框圖。所述校正電路包含零點校正和增益校正，由模擬開關(guān)和參考信號源組成。由基準電壓芯片REF5025產(chǎn)生的2.5V基準電壓通過低溫度系數(shù)的精密電阻網(wǎng)絡(luò)分壓得到±250mV，±25mV，±2.5mV，此2.5V基準電壓同時用作ADC的外部參考源，避免了校正過程中參考電壓的漂移帶來的誤差。參見圖3和圖2所示，校正時，先控制模擬開關(guān)選通地信號，系統(tǒng)進行零點校正，然后控制選通信號為參考電壓，分別對圖2中所產(chǎn)生的10倍，l00倍，1000倍放大電路的增益校正。

可以理解的是，以上關(guān)于本發(fā)明的具體描述，僅用于說明本發(fā)明而并非受限于本發(fā)明實施例所描述的技術(shù)方案，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，仍然可以對本發(fā)明進行修改或等同替換，以達到相同的技術(shù)效果；只要滿足使用需要，都在本發(fā)明的保護范圍之內(nèi)。