本發(fā)明涉及一種鎖相環(huán)片上抖動(dòng)測(cè)量電路，適用于微電子領(lǐng)域。

背景技術(shù)：

隨著微電子工藝的不斷進(jìn)步，集成電路性能的不斷提高，高速通訊系統(tǒng)的發(fā)展越來(lái)越快，系統(tǒng)芯片對(duì)時(shí)鐘頻率的要求也越來(lái)越高。鎖相環(huán)(Phase Locked Loops PLL)是目前較為常用的時(shí)鐘發(fā)生器之一，它能夠倍頻時(shí)鐘、校正時(shí)鐘占空比以及消除時(shí)鐘分配延遲，這些特性使得設(shè)計(jì)人員能夠運(yùn)用廉價(jià)的低頻晶振作為其片外時(shí)鐘脈沖源，隨后對(duì)低頻信號(hào)進(jìn)行片上倍頻，從而生成內(nèi)部需要的高頻時(shí)鐘信號(hào)，因此在通信系統(tǒng)以及微處理器芯片中常常將鎖相環(huán)作為時(shí)鐘輸入電路。

正如其他電子元器件一樣，鎖相環(huán)容易受到溫度變化、電源電壓不穩(wěn)定以及芯片內(nèi)其他信號(hào)的干擾，使其輸出信號(hào)產(chǎn)生時(shí)間上的偏移，從而產(chǎn)生時(shí)鐘抖動(dòng)，時(shí)鐘信號(hào)抖動(dòng)過大將會(huì)引起兩個(gè)嚴(yán)重的問題。首先，它將會(huì)減小信號(hào)傳播可利用的時(shí)鐘周期并消耗時(shí)鐘信號(hào)的時(shí)序預(yù)算:另外，抖動(dòng)可能會(huì)造成傳輸信號(hào)的衰減，當(dāng)信號(hào)衰減量太大時(shí)將會(huì)引起邏輯傳播錯(cuò)誤。因此，時(shí)鐘抖動(dòng)是鎖相環(huán)的一個(gè)重要參數(shù)，系統(tǒng)時(shí)鐘抖動(dòng)的大小必須在設(shè)計(jì)規(guī)范規(guī)定的范圍之內(nèi)，否則會(huì)導(dǎo)致系統(tǒng)性能降低等一系列問題，因此抖動(dòng)測(cè)量方法也越顯重要。

傳統(tǒng)的抖動(dòng)測(cè)量方法主要是使用外部測(cè)試儀器對(duì)鎖相環(huán)輸出信號(hào)進(jìn)行分析，但是隨著芯片工作頻率的不斷提高，普通的測(cè)試儀器已經(jīng)不能滿足測(cè)量要求，而更高級(jí)的測(cè)試儀器又會(huì)大幅度地提高測(cè)試成本。此外，由于信號(hào)輸入輸出(Input/Output) I/0管腳性能的限制，使用外部測(cè)試儀只能測(cè)量低頻信號(hào)，因此測(cè)試時(shí)間比較長(zhǎng)。除了測(cè)試成本高、測(cè)試時(shí)間長(zhǎng)這兩個(gè)缺點(diǎn)之外，傳統(tǒng)的測(cè)試方法還有以下兩個(gè)問題。測(cè)試儀的輸出探針會(huì)給待測(cè)電路帶來(lái)額外的負(fù)載，歪曲被測(cè)信號(hào)，從而影響抖動(dòng)測(cè)量的準(zhǔn)確性；另外，需要在芯片設(shè)計(jì)時(shí)增加額外的專用管腳給測(cè)試儀使用。因此，如何降低測(cè)試成本、減少測(cè)試時(shí)間以及提高測(cè)量精度成為了抖動(dòng)測(cè)量電路設(shè)計(jì)的主要考量，越來(lái)越多的研究者開始探索并解決這些問題。測(cè)試設(shè)備引起的問題，該方案引起了國(guó)際上眾多專家學(xué)者的熱烈反響。使用內(nèi)建自測(cè)試電路測(cè)量鎖相環(huán)抖動(dòng)時(shí)，將它與待測(cè)鎖相環(huán)一起集成在芯片內(nèi)部，在片內(nèi)完成抖動(dòng)的測(cè)量，然后通過芯片的I/O管腳將測(cè)量結(jié)果輸出到外部測(cè)試儀器，這樣只需要一些低成本的測(cè)試設(shè)備就可以很方便地分析被測(cè)結(jié)果，大大降低了測(cè)試時(shí)間以及測(cè)試成本。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種鎖相環(huán)片上抖動(dòng)測(cè)量電路，電路結(jié)構(gòu)簡(jiǎn)單，降低了測(cè)量成本，提高了電路工作效率，無(wú)需外部提供理想的參考信號(hào)，不僅降低了測(cè)量電路對(duì)外部測(cè)量?jī)x器的依賴性，也加快了測(cè)量電路的工作速度。

本發(fā)明所采用的技術(shù)方案是：

鎖相環(huán)片上抖動(dòng)測(cè)量電路主要由單周期采樣電路、振蕩回路、鑒相器、復(fù)位信號(hào)生成模塊構(gòu)成。測(cè)量電路基于游標(biāo)振蕩器的原理改進(jìn)了一種鎖相環(huán)片上抖動(dòng)測(cè)量電路，該測(cè)量電路可以根據(jù)不同的輸入頻率選擇不同的測(cè)量分辨率，在測(cè)量時(shí)間和測(cè)量分辨率之間進(jìn)行折中，在有效降低測(cè)量時(shí)間、節(jié)約電路的測(cè)試成本的同時(shí)保證了測(cè)量精度。

所述單周期采樣電路可以對(duì)被測(cè)信號(hào)連續(xù)的兩個(gè)上升沿進(jìn)行采樣，該電路由三個(gè)觸發(fā)器構(gòu)成。Reset信號(hào)是整個(gè)電路的外部復(fù)位信號(hào)，它用來(lái)復(fù)位DFF1，信號(hào)Reset1用來(lái)復(fù)位DFF2和DFF3，它是由外部復(fù)位信號(hào)和鑒相器的輸出邏輯與之后得到，所有觸發(fā)器都由低電平復(fù)位。Clock信號(hào)作為所有觸發(fā)器的時(shí)鐘信號(hào)，第一個(gè)觸發(fā)器的數(shù)據(jù)端連接到VDD，當(dāng)電路復(fù)位之后，當(dāng)Reset信號(hào)和Reset!信號(hào)為高時(shí)，信號(hào)En的上升沿在Clock信號(hào)的第一個(gè)上升沿時(shí)出現(xiàn)，信號(hào)S的上升沿在Clock信號(hào)的第二個(gè)上升沿時(shí)出現(xiàn)，而信號(hào)Sd的上升沿將在Clock信號(hào)的第三個(gè)上升沿時(shí)產(chǎn)生。

所述可控振蕩回路電路選用數(shù)控振蕩器，數(shù)控振蕩器的延遲單元選用并聯(lián)三態(tài)緩沖器結(jié)構(gòu)，延遲單元由一個(gè)緩沖器和若干個(gè)與它并聯(lián)的三態(tài)緩沖器組成，通過控制導(dǎo)通三態(tài)緩沖器的數(shù)目來(lái)控制該延遲單元的延遲時(shí)間，從而調(diào)整振蕩器的振蕩頻率。僅僅使用緩沖器只能構(gòu)成一個(gè)延時(shí)鏈，而無(wú)法達(dá)到振蕩的目的，因此在由緩沖器構(gòu)成的延時(shí)鏈之前加上一個(gè)與非門。

所述鑒相器修改成為檢測(cè)下降沿相位的先后關(guān)系，這是由于單周期采樣電路取到的上升沿一旦進(jìn)入振蕩回路就會(huì)被與非門取反，變?yōu)橄陆笛?。利用原?lái)的輸出信號(hào)“Up”和“Down”產(chǎn)生一個(gè)新的輸出信號(hào)“Out Dir”,當(dāng)“UP=1, DOWN=0”時(shí)，“Out Dir=1”；當(dāng)“UP=0, DOWN=1”時(shí)，“Outes Dir=0”；當(dāng)“UP=0, DOWN=0”或“UP=1，DOWN=1”時(shí)，"Out Dir”的值保持不變。

所述復(fù)位信號(hào)Resetn的生成電路由兩個(gè)由高電平復(fù)位的寄存器和四個(gè)邏輯門構(gòu)成，信號(hào)in Reset為外部復(fù)位信號(hào)，Clock為外部時(shí)鐘信號(hào)(即待測(cè)時(shí)鐘信號(hào))，Out Dir為鑒相器的輸出信號(hào)。當(dāng)信號(hào)in Reset為低電平時(shí)，Resetn保持低電平，電路處于復(fù)位狀態(tài)。當(dāng)測(cè)量電路處于工作狀態(tài)時(shí)，信號(hào)in Reset保持為邏輯高電平，信號(hào)in Reset受Out Dir控制。當(dāng)Out Dir為高電平時(shí)，寄存器處于復(fù)位狀態(tài)，復(fù)位狀態(tài)下信號(hào)in Reset2保持低電平，信號(hào)Resetn的值由Out Dir確定；當(dāng)鑒相器輸出信號(hào)Out Dir變?yōu)榈碗娖綍r(shí)，Resetn也將跳變?yōu)榈碗娖剑藭r(shí)計(jì)數(shù)器以及單周期采樣電路將被復(fù)位。在Out Dir保持有效兩個(gè)時(shí)鐘周期之后，高電平VDD將傳遞到in Reset2，該信號(hào)由低電平變?yōu)楦唠娖?，Resetn也由低變高，計(jì)數(shù)器和采樣電路復(fù)位結(jié)束，進(jìn)入下一周期測(cè)量狀態(tài)。

本發(fā)明的有益效果是：電路結(jié)構(gòu)簡(jiǎn)單，降低了測(cè)量成本，提高了電路工作效率，無(wú)需外部提供理想的參考信號(hào)，不僅降低了測(cè)量電路對(duì)外部測(cè)量?jī)x器的依賴性，也加快了測(cè)量電路的工作速度。

附圖說(shuō)明

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說(shuō)明。

圖1是本發(fā)明的單周期采樣電路。

圖2是本發(fā)明的可控振蕩回路電路。

圖3是本發(fā)明的鑒相器電路。

圖4是本發(fā)明的復(fù)位信號(hào)生成模塊。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

如圖1，單周期采樣電路可以對(duì)被測(cè)信號(hào)連續(xù)的兩個(gè)上升沿進(jìn)行采樣，該電路由三個(gè)觸發(fā)器構(gòu)成。Reset信號(hào)是整個(gè)電路的外部復(fù)位信號(hào)，它用來(lái)復(fù)位DFF1，信號(hào)Reset1用來(lái)復(fù)位DFF2和DFF3，它是由外部復(fù)位信號(hào)和鑒相器的輸出邏輯與之后得到，所有觸發(fā)器都由低電平復(fù)位。Clock信號(hào)作為所有觸發(fā)器的時(shí)鐘信號(hào)，第一個(gè)觸發(fā)器的數(shù)據(jù)端連接到VDD，當(dāng)電路復(fù)位之后，當(dāng)Reset信號(hào)和Reset!信號(hào)為高時(shí)，信號(hào)En的上升沿在Clock信號(hào)的第一個(gè)上升沿時(shí)出現(xiàn)，信號(hào)S的上升沿在Clock信號(hào)的第二個(gè)上升沿時(shí)出現(xiàn)，而信號(hào)Sd的上升沿將在Clock信號(hào)的第三個(gè)上升沿時(shí)產(chǎn)生。

如圖2，可控振蕩回路電路選用數(shù)控振蕩器，數(shù)控振蕩器的延遲單元選用并聯(lián)三態(tài)緩沖器結(jié)構(gòu)，延遲單元由一個(gè)緩沖器和若干個(gè)與它并聯(lián)的三態(tài)緩沖器組成，通過控制導(dǎo)通三態(tài)緩沖器的數(shù)目來(lái)控制該延遲單元的延遲時(shí)間，從而調(diào)整振蕩器的振蕩頻率。僅僅使用緩沖器只能構(gòu)成一個(gè)延時(shí)鏈，而無(wú)法達(dá)到振蕩的目的，因此在由緩沖器構(gòu)成的延時(shí)鏈之前加上一個(gè)與非門。

如圖3，鑒相器修改成為檢測(cè)下降沿相位的先后關(guān)系，這是由于單周期采樣電路取到的上升沿一旦進(jìn)入振蕩回路就會(huì)被與非門取反，變?yōu)橄陆笛?。利用原?lái)的輸出信號(hào)“Up”和“Down”產(chǎn)生一個(gè)新的輸出信號(hào)“Out Dir”,當(dāng)“UP=1, DOWN=0”時(shí)，“Out Dir=1”；當(dāng)“UP=0, DOWN=1”時(shí)，“Outes Dir=0”；當(dāng)“UP=0, DOWN=0”或“UP=1，DOWN=1”時(shí)，"Out Dir”的值保持不變。

如圖4，復(fù)位信號(hào)Resetn的生成電路由兩個(gè)由高電平復(fù)位的寄存器和四個(gè)邏輯門構(gòu)成，信號(hào)in Reset為外部復(fù)位信號(hào)，Clock為外部時(shí)鐘信號(hào)(即待測(cè)時(shí)鐘信號(hào))，Out Dir為鑒相器的輸出信號(hào)。當(dāng)信號(hào)in Reset為低電平時(shí)，Resetn保持低電平，電路處于復(fù)位狀態(tài)。當(dāng)測(cè)量電路處于工作狀態(tài)時(shí)，信號(hào)in Reset保持為邏輯高電平，信號(hào)in Reset受Out Dir控制。當(dāng)Out Dir為高電平時(shí)，寄存器處于復(fù)位狀態(tài)，復(fù)位狀態(tài)下信號(hào)in Reset2保持低電平，信號(hào)Resetn的值由Out Dir確定；當(dāng)鑒相器輸出信號(hào)Out Dir變?yōu)榈碗娖綍r(shí)，Resetn也將跳變?yōu)榈碗娖?，此時(shí)計(jì)數(shù)器以及單周期采樣電路將被復(fù)位。在Out Dir保持有效兩個(gè)時(shí)鐘周期之后，高電平VDD將傳遞到in Reset2，該信號(hào)由低電平變?yōu)楦唠娖剑琑esetn也由低變高，計(jì)數(shù)器和采樣電路復(fù)位結(jié)束，進(jìn)入下一周期測(cè)量狀態(tài)。