本實(shí)用新型屬于電子電路技術(shù)領(lǐng)域，尤其涉及一種脈沖信號(hào)與參考脈沖信號(hào)之間頻率偏差的測(cè)量和比較電路。

背景技術(shù)：

在包括電力供電技術(shù)領(lǐng)域的諸多領(lǐng)域中，確保高精度時(shí)鐘是一項(xiàng)基本而重要的技術(shù)要求?；诔杀镜纫蛩氐脑?，現(xiàn)有電能表的晶振通常存在初始頻偏或溫度漂移的問(wèn)題。為了對(duì)晶振進(jìn)行補(bǔ)償以獲得準(zhǔn)確的時(shí)鐘精度，對(duì)晶振的初始頻偏和溫度特性的進(jìn)行精確測(cè)量顯然是十分必要和重要的。由于不同電能表檢定的頻率測(cè)試儀器本身可能存在一定程度且不同的固有偏差，因此采用同一標(biāo)準(zhǔn)對(duì)差異甚微的頻率信號(hào)進(jìn)行測(cè)量和比較十分必要。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于提供一種高精度的脈沖信號(hào)差值比較器。

為了實(shí)現(xiàn)上述目的，本實(shí)用新型采取如下的技術(shù)解決方案：

基于FPGA的脈沖信號(hào)差值比較器，包括：依次相連的信號(hào)輸入電路、FPGA脈沖信號(hào)處理電路及液晶驅(qū)動(dòng)及顯示電路；所述信號(hào)輸入電路與兩路脈沖信號(hào)源相連，其中一路脈沖信號(hào)源提供的脈沖信號(hào)為參考信號(hào)；所述FPGA脈沖信號(hào)處理電路包括依次相連的信號(hào)提取模塊、計(jì)數(shù)器模塊及減法器模塊；所述信號(hào)提取模塊與所述信號(hào)輸入電路相連，所述計(jì)數(shù)器模塊為高頻晶振，所述減法器模塊與所述液晶驅(qū)動(dòng)及顯示電路相連，向所述液晶驅(qū)動(dòng)及顯示電路輸出信號(hào)。

進(jìn)一步的，所述高頻晶振的頻率為25mHz。

進(jìn)一步的，所述液晶驅(qū)動(dòng)及顯示電路包括液晶驅(qū)動(dòng)模塊和液晶顯示模塊，所述液晶驅(qū)動(dòng)模塊采用型號(hào)為MM5450的LED顯示驅(qū)動(dòng)器，液晶顯示模塊采用8位七段式LED液晶屏。

進(jìn)一步的，所述信號(hào)提取模塊為FPGA單周期采樣電路，其輸入為復(fù)位信號(hào)和時(shí)鐘源，輸出為提取的時(shí)鐘源的單周期信號(hào)；所示計(jì)數(shù)器模塊的輸入為信號(hào)提取模塊的輸出信號(hào)、高頻晶振信號(hào)及復(fù)位信號(hào)，輸出28位的2進(jìn)制的數(shù)據(jù)；所示減法器模塊的輸入是兩組計(jì)數(shù)器模塊的輸出結(jié)果，差值計(jì)算結(jié)果傳送至液晶驅(qū)動(dòng)及顯示電路。

進(jìn)一步的，所述FPGA脈沖信號(hào)處理電路通過(guò)顯示轉(zhuǎn)換電路與液晶驅(qū)動(dòng)模塊相連，所述顯示轉(zhuǎn)換電路包括二進(jìn)制轉(zhuǎn)BCD電路和7段液晶譯碼電路，二進(jìn)制轉(zhuǎn)BCD電路由FPGA實(shí)現(xiàn)轉(zhuǎn)換2進(jìn)制數(shù)差值為BCD碼，再由FPGA實(shí)現(xiàn)BCD碼的7段譯碼，由液晶驅(qū)動(dòng)及顯示電路進(jìn)行顯示。

由以上技術(shù)方案可知，本實(shí)用新型的脈沖信號(hào)差值比較器通過(guò)一路參考脈沖信號(hào)、一路脈沖信號(hào)、一路高頻晶振，以高頻晶振對(duì)兩路脈沖信號(hào)進(jìn)行計(jì)數(shù)，采用參考脈沖信號(hào)作為比較的標(biāo)準(zhǔn)尺度，可以實(shí)現(xiàn)高精度的測(cè)量，防止頻率偏差。

附圖說(shuō)明

為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖做簡(jiǎn)單介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本實(shí)用新型實(shí)施例的電路框圖；

圖2為PGA脈沖信號(hào)處理電路的電路框圖；

圖3為信號(hào)采樣電路的電路圖；

圖4為計(jì)數(shù)器模塊的電路圖；

圖5為減法器模塊的電路圖；

圖6為二進(jìn)制轉(zhuǎn)BCD電路的電路圖；

圖7為二進(jìn)制轉(zhuǎn)BCD電路中Digit模塊的電路圖；

圖8為液晶7段譯碼電路的電路圖。

以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式作進(jìn)一步詳細(xì)地說(shuō)明。

具體實(shí)施方式

如圖1所示，本實(shí)用新型的基于FPGA的脈沖信號(hào)差值比較器包括依次相連的信號(hào)輸入電路、FPGA脈沖信號(hào)處理電路及液晶驅(qū)動(dòng)及顯示電路，可以針對(duì)兩路脈沖信號(hào)進(jìn)行測(cè)試和插值計(jì)算。其中，信號(hào)輸入電路與兩路脈沖信號(hào)源相連，向FPGA脈沖信號(hào)處理電路輸入信號(hào)，其中一路脈沖信號(hào)源提供標(biāo)準(zhǔn)參考信號(hào)。

如圖2所示，F(xiàn)PGA脈沖信號(hào)處理電路包括依次相連的信號(hào)提取模塊、計(jì)數(shù)器模塊及減法器模塊。其中，信號(hào)提取模塊與信號(hào)輸入電路相連，用于分別提取兩路脈沖信號(hào)的周期信號(hào)；本實(shí)用新型的計(jì)數(shù)器模塊為一高頻晶振，計(jì)數(shù)器以高頻晶振對(duì)兩路脈沖信號(hào)進(jìn)行同步計(jì)數(shù)，進(jìn)一步的，高頻晶振的頻率為25mHz；減法器模塊對(duì)兩路脈沖信號(hào)的計(jì)數(shù)值執(zhí)行減法計(jì)算，減法運(yùn)算所得的差值作為液晶驅(qū)動(dòng)及顯示電路的輸入信號(hào)，減法器模塊的輸出信號(hào)為sub總線信號(hào)。FPGA脈沖信號(hào)處理電路采用25mHz晶振作為時(shí)鐘，對(duì)輸入的周期性脈沖信號(hào)進(jìn)行提取，生成單個(gè)周期信號(hào)，以25mHz的頻率對(duì)兩組單周期信號(hào)進(jìn)行同步計(jì)數(shù)，并通過(guò)減法器對(duì)脈沖信號(hào)和參考標(biāo)準(zhǔn)的計(jì)數(shù)值進(jìn)行差值計(jì)算，最后將輸出處理結(jié)果傳送至液晶驅(qū)動(dòng)及顯示電路。

如圖3所示，信號(hào)提取模塊為FPGA單周期采樣電路，該電路的輸入為復(fù)位信號(hào)reset和時(shí)鐘源source，輸出samp為提取的時(shí)鐘源source的單周期信號(hào)。

如圖4所示，計(jì)數(shù)器模塊具有3個(gè)輸入信號(hào)，分別為信號(hào)提取模塊的輸出信號(hào)samp，clock為外部高頻25mHz晶振，reset為復(fù)位信號(hào)，計(jì)數(shù)器模塊的輸出cnt[27…0]為計(jì)數(shù)器計(jì)數(shù)所得的28位的2進(jìn)制的數(shù)據(jù)。

如圖5所示，減法器模塊的輸入是兩組計(jì)數(shù)器模塊的輸出cnt_std和cnt1，本實(shí)施例中所示為兩對(duì)4位的計(jì)數(shù)值的減法器模塊，該模塊在start信號(hào)為1后開(kāi)始運(yùn)算，計(jì)算結(jié)果的差值out_std-out1保存在Q[31…0]中，Carr信號(hào)保存了計(jì)算結(jié)果的符號(hào)，Carr為1計(jì)算結(jié)果為負(fù)值。

液晶驅(qū)動(dòng)及顯示電路為FPGA脈沖信號(hào)處理電路的輸出端，其包括液晶驅(qū)動(dòng)模塊和液晶顯示模塊兩個(gè)部分，本實(shí)施例的液晶驅(qū)動(dòng)模塊采用型號(hào)為MM5450的LED顯示驅(qū)動(dòng)器，液晶顯示模塊采用8位七段式LED液晶屏，液晶驅(qū)動(dòng)模塊將二進(jìn)制的數(shù)字值轉(zhuǎn)換給LED液晶進(jìn)行顯示。FPGA脈沖信號(hào)處理電路通過(guò)顯示轉(zhuǎn)換電 路與液晶驅(qū)動(dòng)模塊相連。顯示轉(zhuǎn)換電路包括二進(jìn)制轉(zhuǎn)BCD電路和7段液晶譯碼電路，二進(jìn)制轉(zhuǎn)BCD電路由FPGA實(shí)現(xiàn)2進(jìn)制數(shù)差值轉(zhuǎn)換為BCD碼，再由FPGA實(shí)現(xiàn)BCD碼的7段譯碼，最后由多個(gè)LED液晶進(jìn)行顯示。

圖6所示的二進(jìn)制轉(zhuǎn)BCD碼電路的輸入ModIn為減法器模塊的輸出Q[31…0]，本實(shí)施例采用的是16位的二進(jìn)制轉(zhuǎn)BCD碼電路，其輸出Q[15…0]是10進(jìn)制的輸入顯示，其中Q[3…0]表示個(gè)位，Q[7…4]表示十位，依次類推……。圖7所示的Digit電路是二進(jìn)制轉(zhuǎn)BCD碼電路的主要組成模塊，二進(jìn)制轉(zhuǎn)BCD碼電路由4組Digit模塊依次連接而成。

圖7所示為7段液晶譯碼電路，其輸入是附圖6中的十位(如Q[7…4])，其輸出A、B、C、D、E、F、G直接連接到1個(gè)7段LED的7個(gè)段輸入引腳。顯示1個(gè)4位的BCD數(shù)(10進(jìn)制，如1658)共需要4組7段液晶譯碼電路。

本實(shí)用新型的信號(hào)輸入電路與兩個(gè)脈沖信號(hào)源相連，將其中一個(gè)信號(hào)源提供的脈沖信號(hào)作為標(biāo)準(zhǔn)參考信號(hào)，采用參考脈沖信號(hào)作為統(tǒng)一尺度進(jìn)行比較；同時(shí)使用一個(gè)高頻晶振信號(hào)作為最小刻度對(duì)參考信號(hào)和脈沖信號(hào)進(jìn)行計(jì)數(shù)，采用FPGA進(jìn)行處理，由于硬件電路是并行執(zhí)行的且延遲極短，從而可以實(shí)現(xiàn)同時(shí)兩路或多路的精確測(cè)量。

以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案而非對(duì)其限制，盡管參照上述實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說(shuō)明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，依然可以對(duì)本實(shí)用新型的具體實(shí)施方式進(jìn)行修改或者等同替換，而未脫離本實(shí)用新型精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本實(shí)用新型的范圍之中。