本發(fā)明涉及衛(wèi)星導(dǎo)航測(cè)試裝置技術(shù)領(lǐng)域，尤其涉及一種衛(wèi)星導(dǎo)航接收機(jī)測(cè)試平臺(tái)。

背景技術(shù)：

北斗衛(wèi)星導(dǎo)航系統(tǒng)是我國(guó)自行研制開(kāi)發(fā)的區(qū)域性有源三維衛(wèi)星定位與通信系統(tǒng)(CNSS)，是除美國(guó)的全球定位系統(tǒng)(GPS)、俄羅斯的GLONASS之后第三個(gè)成熟的衛(wèi)星導(dǎo)航系統(tǒng)。該系統(tǒng)可在全球范圍內(nèi)全天候、全天時(shí)為各類(lèi)用戶(hù)提供高精度、高可靠的定位、導(dǎo)航、授時(shí)服務(wù)，并兼具短報(bào)文通信能力。該系統(tǒng)的建立，對(duì)于促進(jìn)我國(guó)衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈形成，形成完善的國(guó)家衛(wèi)星導(dǎo)航應(yīng)用產(chǎn)業(yè)支撐、推廣和保障體系具有十分重要的意義。

繼2011年我國(guó)三顆北斗衛(wèi)星被“長(zhǎng)征三號(hào)甲”運(yùn)載火箭送入太空預(yù)定轉(zhuǎn)移軌道后，2012年2月25日，我國(guó)第十一顆北斗導(dǎo)航衛(wèi)星在西昌衛(wèi)星發(fā)射中心被“長(zhǎng)征三號(hào)丙”運(yùn)載火箭成功送入太空預(yù)定轉(zhuǎn)移軌道。按照北斗衛(wèi)星導(dǎo)航系統(tǒng)“三步走”的發(fā)展戰(zhàn)略，2012年中國(guó)已陸續(xù)發(fā)射5顆北斗導(dǎo)航組網(wǎng)衛(wèi)星，以不斷擴(kuò)大覆蓋區(qū)域，提升系統(tǒng)服務(wù)性能。

北斗衛(wèi)星導(dǎo)航系統(tǒng)2011年12月27日開(kāi)始向中國(guó)及周邊地區(qū)提供連續(xù)的導(dǎo)航定位和授時(shí)服務(wù)，運(yùn)行以來(lái)，系統(tǒng)工作穩(wěn)定，有些技術(shù)指標(biāo)超出預(yù)期，如定位精度預(yù)期是25米，但實(shí)際測(cè)試發(fā)現(xiàn)在整個(gè)提供試運(yùn)行的服務(wù)區(qū)內(nèi)基本上能達(dá)到20米，有些地區(qū)能達(dá)到10米左右；到2012年底，北斗衛(wèi)星導(dǎo)航系統(tǒng)將完成亞太組網(wǎng)，形成覆蓋亞太地區(qū)的服務(wù)能力，屆時(shí)將提供正式運(yùn)行服務(wù)，其服務(wù)精度將會(huì)達(dá)到10米左右；到2020年左右，將建成由30余顆衛(wèi)星組成的北斗衛(wèi)星導(dǎo)航系統(tǒng)，提供覆蓋全球的高精度、高可靠的定位、導(dǎo)航和授時(shí)服務(wù)。

隨著我國(guó)自主研制的北斗衛(wèi)星導(dǎo)航系統(tǒng)逐步上天，大量北斗衛(wèi)星接收機(jī)加裝到部隊(duì)裝備中。通過(guò)全球衛(wèi)星定位接收機(jī)與陀螺、慣性導(dǎo)航等組合導(dǎo)航定位，在保障作戰(zhàn)、訓(xùn)練團(tuán)體的定位集結(jié)、精確打擊、姿態(tài)測(cè)量、控制指揮等方面發(fā) 揮了無(wú)可替代的作用。如：在無(wú)人機(jī)上安裝全球衛(wèi)星定位接收機(jī)，全球衛(wèi)星定位接收機(jī)與無(wú)人機(jī)自動(dòng)駕駛儀配合使用，實(shí)現(xiàn)對(duì)無(wú)人機(jī)不同航路段的導(dǎo)引，亦可實(shí)現(xiàn)無(wú)人機(jī)的地面跟蹤等；在雷達(dá)上裝載全球衛(wèi)星定位接收機(jī)，可實(shí)現(xiàn)雷達(dá)精確定位、定向等；在炮兵作戰(zhàn)時(shí)，可以利用全球衛(wèi)星定位接收機(jī)，實(shí)現(xiàn)對(duì)火炮的準(zhǔn)確導(dǎo)航、對(duì)目標(biāo)點(diǎn)的精確瞄準(zhǔn)打擊，以及協(xié)助指揮部統(tǒng)一指揮、調(diào)度組網(wǎng)火炮等；在導(dǎo)彈上裝載全球衛(wèi)星定位接收機(jī)，可以精確引導(dǎo)導(dǎo)彈對(duì)目標(biāo)點(diǎn)進(jìn)行攻擊，大大提高導(dǎo)彈的命中率；在C4ISR系統(tǒng)中，利用全球衛(wèi)星定位接收機(jī)的精確授時(shí)功能，可以使各兵種、各系統(tǒng)、各武器的運(yùn)轉(zhuǎn)同步等。

但是，全球衛(wèi)星定位接收機(jī)需在空曠地帶同時(shí)接收多顆導(dǎo)航衛(wèi)星的信號(hào)才能實(shí)現(xiàn)定位，這對(duì)該類(lèi)設(shè)備日常維護(hù)尤其戰(zhàn)前準(zhǔn)備所需的功能檢測(cè)、性能驗(yàn)證與評(píng)估、故障檢測(cè)與定位、快速保障維修等造成了很大的不利影響，難以保障使用全球衛(wèi)星導(dǎo)航定位的武器裝備的隱蔽存放、快速出擊、快速導(dǎo)航等戰(zhàn)斗要求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種衛(wèi)星導(dǎo)航接收機(jī)測(cè)試平臺(tái)，所述測(cè)試平臺(tái)能夠模擬仿真北斗、GPS等衛(wèi)星導(dǎo)航系統(tǒng)的多個(gè)頻點(diǎn)射頻輸出，用于對(duì)衛(wèi)星導(dǎo)航接收機(jī)進(jìn)行測(cè)試，且測(cè)試簡(jiǎn)單、方便靈活，便攜易用。

為解決上述技術(shù)問(wèn)題，本發(fā)明所采取的技術(shù)方案是：一種衛(wèi)星導(dǎo)航接收機(jī)測(cè)試平臺(tái)，其特征在于：包括中頻信號(hào)調(diào)制子系統(tǒng)、射頻子系統(tǒng)以及上位機(jī)，所述上位機(jī)與中頻調(diào)制子系統(tǒng)之間通過(guò)PCI接口連接，所述中頻調(diào)制子系統(tǒng)的中頻信號(hào)輸出端與所述射頻子系統(tǒng)的信號(hào)輸入端連接，所述射頻子系統(tǒng)的射頻信號(hào)輸出端與被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)的射頻信號(hào)輸入端連接，所述被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)與所述上位機(jī)之間通過(guò)串口進(jìn)行連接；所述上位機(jī)用于人機(jī)交互并計(jì)算各種仿真信號(hào)狀態(tài)參數(shù)和導(dǎo)航電文，產(chǎn)生基帶級(jí)數(shù)據(jù)輸出，實(shí)時(shí)傳送到中頻調(diào)制子系統(tǒng)并接收被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)發(fā)送回的定位結(jié)果并根據(jù)接收的數(shù)據(jù)解算各項(xiàng)指標(biāo)的性能，完成衛(wèi)星導(dǎo)航接收機(jī)功能以及性能測(cè)試；中頻調(diào)制子系統(tǒng)用于完成指定的模擬中頻信號(hào)的產(chǎn)生和輸出；射頻子系統(tǒng)用于將中頻信 號(hào)上變頻到指定的頻點(diǎn)，進(jìn)行功率控制，并經(jīng)射頻開(kāi)關(guān)合路輸出給被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)。

進(jìn)一步的技術(shù)方案在于：所述中頻信號(hào)調(diào)制子系統(tǒng)包括若干個(gè)中頻信號(hào)產(chǎn)生模塊。

進(jìn)一步的技術(shù)方案在于：所述中頻信號(hào)產(chǎn)生模塊包括PCI接口模塊、FPGA模塊、DSP模塊、DAC模塊、SRAM模塊以及電源轉(zhuǎn)換模塊，所述PCI接口模塊與所述FPGA模塊雙向連接，用于實(shí)現(xiàn)所述中頻信號(hào)產(chǎn)生模塊與所述上位機(jī)的數(shù)據(jù)交互；所述DSP模塊與所述FPGA模塊雙向連接；DAC模塊與所述FPGA模塊的信號(hào)輸出端連接；DSP模塊與所述射頻子系統(tǒng)雙向連接；所述FPGA模塊用于完成信號(hào)的產(chǎn)生，實(shí)現(xiàn)工作流程和數(shù)據(jù)交互；所述DSP模塊用于對(duì)上位機(jī)傳送來(lái)的數(shù)據(jù)進(jìn)行處理，計(jì)算生成中頻信號(hào)所需的控制字；所述DAC模塊受控于所述FPGA模塊，用于實(shí)現(xiàn)數(shù)模轉(zhuǎn)換和上變頻；所述電源轉(zhuǎn)換模塊與所述信號(hào)產(chǎn)生模塊中需要供電的模塊的電源輸入端連接，用于為其提供工作電源；所述SRAM模塊與所述FPGA模塊雙向連接，用于緩存數(shù)據(jù)。

進(jìn)一步的技術(shù)方案在于：所述FPGA模塊選用XILINX公司的V6系列中的XC6VLX240T－1FFG1156；DSP模塊選用TI公司的TMS320C6713B-225芯片；DAC模塊選用AD9779A；電源模塊選用選用TI公司的SN74CB3T16211，SRAM模塊選用ISSI公司的IS61WV102416BLL芯片。

進(jìn)一步的技術(shù)方案在于：所述電源模塊包括第一至第五分電源模塊，所述第一分電源模塊和第二分電源模塊的輸入端接12V輸入電源，所述第一分電源模塊的輸出電壓為2.5V，第一分電源模塊的輸出端分為兩路，第一路與第二分電源模塊的電源輸入端連接，第二路與FPGA的一個(gè)電源輸入端連接，所述第二分電源模塊的輸出電壓為1V，所述第二分電源模塊的電源輸出端與FPGA的一個(gè)電源輸入端連接；第三分電源模塊的輸入端接12V輸入電源，第三分電源模塊的輸出電壓為3.3V，第三分電源模塊的電源輸出端與DSP的一個(gè)電源輸入端連接；第四和第五分電源模塊的輸入端接3.3V電源，第四分電源模塊的輸出電壓為1.2V，第四分電源模塊的輸出端分為兩路，第一路與DSP的一個(gè)電源輸入 端連接，第二路與FPGA的一個(gè)電源輸入端連接；第五分電源模塊的輸出電壓為1.8V，第五分電源模塊的輸出端與中頻信號(hào)產(chǎn)生模塊中除FPGA以及DSP外的模塊的電源輸入端連接。

進(jìn)一步的技術(shù)方案在于：所述第一分電源模塊包括PTR08100W型電源芯片U35，所述U35的1腳懸空，所述U35的2腳接12V輸入電源，電容C258并聯(lián)在電源的輸入端與地之間，所述U35的3腳接地，所述U35的5腳經(jīng)電阻R180接地；所述U35的4腳分為三路，第一路經(jīng)電容C256接地，第二路經(jīng)電容C257接地，第三路經(jīng)接插件J8后又分為三路，第一路依次經(jīng)電阻R178和發(fā)光二極管D21后接地，第二路為所述第一分電源模塊的一個(gè)電源輸出端，第三路為所述第一份電源模塊的另一個(gè)電源輸出端，所述第一分電源模塊的兩個(gè)輸出電壓為2.5V；

所述第二分電源模塊包括PTH04T240W型電源芯片U36，所述U36的1、3、4、7腳接地，所述U36的2腳與所述第一分電源模塊的一個(gè)電源輸出端連接，所述U36的5腳和6腳分為兩路，第一路經(jīng)電容C261接地，第二路經(jīng)電阻R175接所述U36的9腳，所述U36的8腳經(jīng)電阻R181接地；所述U36的10腳與所述U36的2腳連接，所述U36的電源輸入端并聯(lián)有電容C259和電容C260，所述U36的11腳懸空，電阻R175與電容C261的結(jié)點(diǎn)分為兩路，第一路經(jīng)電容C262接地，第二路經(jīng)接插件J9后又分為兩路，第一路為所述第二分電源模塊的一個(gè)電源輸出端，第二路為第二分電源模塊的另一個(gè)電源輸出端；

所述第三分電源模塊包括TPS73801型電源芯片U39，所述U39的1腳接12V輸入電源，濾波電容C269并聯(lián)在所述U39的電源輸入端上，所述U39的3腳和6腳接地，所述U39的5腳接VCC，所述U39的2腳分為三路，第一路依次經(jīng)電阻R184、電阻R187后接地，第二路經(jīng)電容C268后接地，第三路經(jīng)接插頭J12后分為兩路，第一路為所述第二分電源模塊的電源輸出端，第二路依次經(jīng)電阻R185、發(fā)光二極管D23后接地；

所述第四分電源模塊包括ADP1740型電源芯片U37，所述U37的1-4腳以及15-16腳分為兩路，第一路接3.3V輸入電源，第二路經(jīng)電阻R182接1.2V 輸入電源，3.3V電源輸入端上設(shè)有濾波電容C263，所述U37的5腳接1.2V輸入電源，所述U37的6腳接地，所述U37的7腳經(jīng)電容C265后接地，所述U37的8腳懸空，所述U37的9-11腳與所述U37的12腳連接，所述U37的12腳分為兩路，第一路分別與所述U37的13腳和14腳連接，第二路經(jīng)接插頭J10后分為兩路，第一路為所述第四分電源模塊的一個(gè)電源輸出端，第二路為所述第四分電源模塊的另一個(gè)電源輸出端；

所述第五分電源模塊包括LT1963A型電源芯片U34，所述U34的5腳和8腳接為電源輸入端，所述電容輸入端上設(shè)有濾波電容C254，所述U34的4腳懸空，所述U34的3、6、7腳接地，所述U34的2腳與1腳連接，所述U34的1腳分為三路，第一路經(jīng)電容C255接地，第二路依次經(jīng)電阻R176和發(fā)光二極管D20后接地，第三路為所述第五分電源模塊的電源輸出端。

進(jìn)一步的技術(shù)方案在于：DSP包括包括控制字寄存器模塊、碼NCO控制字產(chǎn)生模塊、衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊、導(dǎo)航電文產(chǎn)生模塊、幅度控制字產(chǎn)生模塊以及載波NCO控制字產(chǎn)生模塊；FPGA包括碼NCO生成模塊、分頻器、擴(kuò)頻碼生成模塊、副載波生成模塊、計(jì)數(shù)器、FIFO生成模塊、擴(kuò)頻調(diào)制模塊、載波NCO生成模塊和正交調(diào)制模塊，所述控制字寄存器模塊的輸出端分別與所述碼NCO控制字產(chǎn)生模塊、衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊、導(dǎo)航電文產(chǎn)生模塊、幅度控制字產(chǎn)生模塊的輸入端連接，所述碼NCO控制字產(chǎn)生模塊的輸出端經(jīng)所述碼NCO生成模塊與所述分頻器的輸入端連接，所述衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊的輸出端與所述擴(kuò)頻碼生成模塊的輸入端連接，所述分頻器的一個(gè)輸出端與所述擴(kuò)頻碼生成模塊的一個(gè)輸入端連接，所述分頻器的另一個(gè)輸出端經(jīng)所述副載波生成模塊與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，擴(kuò)頻碼生成模塊的一個(gè)輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述擴(kuò)頻碼生成模塊的另一個(gè)輸出端經(jīng)所述計(jì)數(shù)器與所述FIFO模塊的一個(gè)輸入端連接，所述導(dǎo)航電文產(chǎn)生模塊的輸出端與所述FIFO模塊的一個(gè)輸入端連接，所述FIFO模塊的輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述幅度控制字產(chǎn)生模塊的輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述載波NCO控制字產(chǎn)生模塊 經(jīng)所述載波NCO生成模塊后與所述正交調(diào)制模塊的兩個(gè)輸入端連接，所述擴(kuò)頻調(diào)制模塊的輸出端與所述正交調(diào)制模塊的一個(gè)輸入端連接，所述正交調(diào)制模塊的一個(gè)輸出端為I支路，另一個(gè)輸出端為Q支路，I支路和Q支路與所述DAC模塊的輸入端連接。

進(jìn)一步的技術(shù)方案在于：所述射頻子系統(tǒng)包括若干個(gè)上變頻模塊、電源模塊、晶振和合路器，所述上變頻模塊的輸入端與所述中頻信號(hào)調(diào)制子系統(tǒng)的中頻信號(hào)輸出端連接，所述電源模塊與所述射頻子系統(tǒng)中需要供電的模塊的電源輸入端連接，用于為其提供工作電源，所述上變頻模塊的輸出端與所述合路器的輸入端連接，所述合路器的輸出端為所述射頻子系統(tǒng)的信號(hào)輸出端，所述晶振為所述射頻子系統(tǒng)提供工作時(shí)鐘，所述上變頻模塊以及合路器受控于所述中頻信號(hào)調(diào)制子系統(tǒng)。

進(jìn)一步的技術(shù)方案在于：所述上變頻模塊包括微控制器、LO模塊、IQ調(diào)制器、濾波器、AGC模塊和衰減網(wǎng)絡(luò)模塊，所述IQ調(diào)制器的信號(hào)輸入端與中頻信號(hào)調(diào)制子系統(tǒng)的中頻信號(hào)輸出端連接，所述LO模塊的輸入端接晶振輸入，所述LO模塊的輸出端與所述IQ調(diào)制器的控制端連接，所述IQ調(diào)制器的輸出端依次經(jīng)濾波器、AGC模塊與所述衰減網(wǎng)絡(luò)模塊的輸入端連接，所述衰減網(wǎng)絡(luò)模塊的輸出端為射頻信號(hào)輸出端，所述微處理器的控制輸出端分別與所述LO模塊以及衰減網(wǎng)絡(luò)模塊的控制端連接，所述微控制器與所述中頻信號(hào)調(diào)制子系統(tǒng)連接，接收中頻信號(hào)調(diào)制子系統(tǒng)輸出的控制命令。

進(jìn)一步的技術(shù)方案在于：所述AGC模塊包括電平檢波器、LPF模塊、比較器、控制電壓產(chǎn)生模塊和VGA模塊，所述電平檢波器的輸出端依次經(jīng)所述LPF模塊、比較器、控制電壓產(chǎn)生電路與所述VGA模塊的控制端連接，所述VGA模塊的輸入端接輸入電壓，所述VGA模塊的輸出端分為兩路，第一路為電壓輸出端，第二路與所述電平檢波器的輸入端連接，所述比較器的一個(gè)輸入端接參考電壓。

采用上述技術(shù)方案所產(chǎn)生的有益效果在于：能夠模擬仿真北斗、GPS等衛(wèi)星導(dǎo)航系統(tǒng)的多個(gè)頻點(diǎn)RF輸出，信號(hào)輸出精度優(yōu)于實(shí)際的衛(wèi)星導(dǎo)航信號(hào)；能夠 模擬任意時(shí)間、任意地點(diǎn)可視北斗、GPS系統(tǒng)的衛(wèi)星導(dǎo)航仿真信號(hào)；能夠根據(jù)典型的武器裝備運(yùn)動(dòng)特性，模擬生成不同載體不同環(huán)境下的導(dǎo)航衛(wèi)星信號(hào)。也可載入真實(shí)的運(yùn)動(dòng)軌跡，模擬輸出衛(wèi)星信號(hào)，實(shí)現(xiàn)對(duì)導(dǎo)航定位系統(tǒng)性能的閉環(huán)驗(yàn)證；根據(jù)不同的應(yīng)用場(chǎng)景，定位誤差因素及其大小可設(shè)置；能夠在線測(cè)試衛(wèi)星定位接收機(jī)的動(dòng)態(tài)響應(yīng)能力、信號(hào)接收靈敏度、定位精度、定時(shí)精度、速度精度、定位更新率、啟動(dòng)時(shí)間等多個(gè)接收機(jī)技術(shù)指標(biāo)，并輸出測(cè)試結(jié)果；故障診斷定位到衛(wèi)星導(dǎo)航接收機(jī)的可更換單元。

附圖說(shuō)明

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。

圖1是實(shí)施例所述測(cè)試平臺(tái)的原理框圖；

圖2是實(shí)施例中頻信號(hào)產(chǎn)生模塊的原理框圖；

圖3是實(shí)施例中頻信號(hào)產(chǎn)生模塊中電源模塊的原理框圖；

圖4-圖8是實(shí)施例電源模塊中第一至第五分電源模塊的電路原理圖；

圖9是實(shí)施例中DSP+FPGA的原理框圖；

圖10是實(shí)施例中射頻子系統(tǒng)的原理框圖；

圖11是實(shí)施例中信號(hào)上變頻模塊的原理框圖；

圖12是實(shí)施例中AGC模塊的原理框圖。

具體實(shí)施方式

下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類(lèi)似推廣，因此本發(fā)明不受下面公開(kāi)的具體實(shí)施例的限制。

總體的，如圖1所示，本發(fā)明公開(kāi)了一種衛(wèi)星導(dǎo)航接收機(jī)測(cè)試平臺(tái)，包括 中頻信號(hào)調(diào)制子系統(tǒng)、射頻子系統(tǒng)以及上位機(jī)，所述上位機(jī)內(nèi)設(shè)有測(cè)試軟件和控制軟件。所述上位機(jī)與中頻調(diào)制子系統(tǒng)之間通過(guò)PCI接口連接，所述中頻調(diào)制子系統(tǒng)的中頻信號(hào)輸出端與所述射頻子系統(tǒng)的信號(hào)輸入端連接，所述射頻子系統(tǒng)的射頻信號(hào)輸出端與被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)的射頻信號(hào)輸入端連接，所述被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)與所述上位機(jī)之間通過(guò)串口進(jìn)行連接。

通過(guò)對(duì)用戶(hù)類(lèi)型、用戶(hù)運(yùn)動(dòng)軌跡與姿態(tài)、定位誤差、戰(zhàn)場(chǎng)導(dǎo)航環(huán)境等的分析研究，建立典型的用戶(hù)模型、誤差模型與使用場(chǎng)景。在模擬測(cè)試應(yīng)用軟件中的信號(hào)場(chǎng)景產(chǎn)生模塊生成不同的場(chǎng)景環(huán)境，依照指定的位置(經(jīng)度、緯度和高度)、指定的時(shí)間和周期以及對(duì)應(yīng)的星歷文件生成特定的衛(wèi)星信息，包括每個(gè)可視衛(wèi)星在指定時(shí)間內(nèi)的衛(wèi)星導(dǎo)航數(shù)據(jù)、功率電平和多普勒頻移等。分別加入北斗、GPS系統(tǒng)的衛(wèi)星星座，實(shí)現(xiàn)多衛(wèi)星導(dǎo)航系統(tǒng)實(shí)時(shí)仿真的能力。采用模塊化的結(jié)構(gòu)，具備可擴(kuò)展能力，可根據(jù)需要加入對(duì)其它衛(wèi)星導(dǎo)航系統(tǒng)接收機(jī)的測(cè)試。

所述上位機(jī)用于負(fù)責(zé)人機(jī)交互，根據(jù)設(shè)定的星座軌道、信號(hào)結(jié)構(gòu)、載體運(yùn)動(dòng)狀態(tài)、傳播誤差等仿真計(jì)算各種信號(hào)狀態(tài)參數(shù)和導(dǎo)航電文，產(chǎn)生基帶級(jí)數(shù)據(jù)輸出，并實(shí)時(shí)傳送到中頻信號(hào)調(diào)制子系統(tǒng)；中頻信號(hào)調(diào)制子系統(tǒng)負(fù)責(zé)完成各信號(hào)的擴(kuò)頻調(diào)制、副載波調(diào)制和載波調(diào)制，實(shí)現(xiàn)多普勒、碼相位、載波相位和相對(duì)電平的精確控制，以及多徑信號(hào)的調(diào)制和控制，并合路后生成指定的模擬中頻信號(hào)輸出；射頻子系統(tǒng)負(fù)責(zé)將信號(hào)上變頻到指定的頻點(diǎn)，進(jìn)行功率控制，并經(jīng)射頻開(kāi)關(guān)合路后由同軸電纜或天線輸出給被測(cè)試衛(wèi)星導(dǎo)航接收機(jī)。

所述測(cè)試平臺(tái)能夠模擬仿真北斗、GPS等衛(wèi)星導(dǎo)航系統(tǒng)的多個(gè)頻點(diǎn)RF輸出，信號(hào)輸出精度優(yōu)于實(shí)際的衛(wèi)星導(dǎo)航信號(hào)；能夠模擬任意時(shí)間、任意地點(diǎn)可視北斗、GPS系統(tǒng)的衛(wèi)星導(dǎo)航仿真信號(hào)；能夠根據(jù)典型的武器裝備運(yùn)動(dòng)特性，模擬生成不同載體不同環(huán)境下的導(dǎo)航衛(wèi)星信號(hào)。也可載入真實(shí)的運(yùn)動(dòng)軌跡，模擬輸出衛(wèi)星信號(hào)，實(shí)現(xiàn)對(duì)導(dǎo)航定位系統(tǒng)性能的閉環(huán)驗(yàn)證；根據(jù)不同的應(yīng)用場(chǎng)景，定位誤差因素及其大小可設(shè)置；能夠在線測(cè)試衛(wèi)星定位接收機(jī)的動(dòng)態(tài)響應(yīng)能力、信號(hào)接收靈敏度、定位精度、定時(shí)精度、速度精度、定位更新率、啟動(dòng)時(shí)間等多個(gè)接收機(jī)技術(shù)指標(biāo)，并輸出測(cè)試結(jié)果；故障診斷定位到衛(wèi)星導(dǎo)航接收機(jī)的可 更換單元。

中頻信號(hào)調(diào)制子系統(tǒng)包括若干個(gè)中頻信號(hào)產(chǎn)生模塊，中頻信號(hào)產(chǎn)生模塊設(shè)計(jì)的方案采用PCI+DSP+FPGA+DAC架構(gòu)。上位機(jī)生成衛(wèi)星觀測(cè)數(shù)據(jù)和導(dǎo)航電文經(jīng)PCI接口傳輸給中頻信號(hào)產(chǎn)生模塊，中頻信號(hào)產(chǎn)生模塊根據(jù)衛(wèi)星觀測(cè)數(shù)據(jù)和導(dǎo)航電文合成數(shù)字中頻信號(hào)，進(jìn)行數(shù)模轉(zhuǎn)換后輸出模擬中頻信號(hào)。進(jìn)一步的，如圖2所示，所述中頻信號(hào)產(chǎn)生模塊包括PCI接口模塊、FPGA模塊、DSP模塊、DAC模塊、SRAM模塊以及電源轉(zhuǎn)換模塊，所述PCI接口模塊與所述FPGA模塊雙向連接，用于實(shí)現(xiàn)所述中頻信號(hào)產(chǎn)生模塊與所述上位機(jī)的數(shù)據(jù)交互。

所述中頻信號(hào)產(chǎn)生模塊中各個(gè)模塊的連接關(guān)系如下：所述DSP模塊與所述FPGA模塊雙向連接；DAC模塊與所述FPGA模塊的信號(hào)輸出端連接；DSP模塊與所述射頻子系統(tǒng)雙向連接；所述FPGA模塊用于完成信號(hào)的產(chǎn)生，實(shí)現(xiàn)工作流程和數(shù)據(jù)交互；所述DSP模塊用于對(duì)上位機(jī)傳送來(lái)的數(shù)據(jù)進(jìn)行處理，計(jì)算生成中頻信號(hào)所需的控制字；所述DAC模塊受控于所述FPGA模塊，用于實(shí)現(xiàn)數(shù)模轉(zhuǎn)換和上變頻；所述電源轉(zhuǎn)換模塊與所述信號(hào)產(chǎn)生模塊中需要供電的模塊的電源輸入端連接，用于為其提供工作電源；所述SRAM模塊與所述FPGA模塊雙向連接，用于緩存數(shù)據(jù)。

信號(hào)處理：采用FPGA+DSP+DAC結(jié)構(gòu)，DSP主要功能是計(jì)算生成中頻信號(hào)所需的控制字；FPGA的功能是完成信號(hào)產(chǎn)生，包括偽隨機(jī)碼產(chǎn)生、載波產(chǎn)生、擴(kuò)頻調(diào)制、載波調(diào)制、合路和時(shí)序控制等，即保證整個(gè)中頻源的工作流程和數(shù)據(jù)交互；DA的控制由FPGA來(lái)完成，實(shí)現(xiàn)數(shù)模轉(zhuǎn)換和上變頻兩個(gè)功能。

數(shù)據(jù)處理：由DSP來(lái)完成，處理的對(duì)象是從上位機(jī)傳來(lái)的數(shù)據(jù)包(包括各衛(wèi)星通道觀測(cè)數(shù)據(jù)和導(dǎo)航電文信息)，實(shí)現(xiàn)的功能是將衛(wèi)星狀態(tài)觀測(cè)數(shù)據(jù)轉(zhuǎn)化成一些控制字，這些控制字傳到FPGA用來(lái)控制信號(hào)的產(chǎn)生。

信號(hào)產(chǎn)生：由FPGA來(lái)完成，通過(guò)讀取DSP傳輸?shù)絊RAM中的控制字，實(shí)現(xiàn)中頻信號(hào)的合成，包括載波NCO、碼NCO、擴(kuò)頻碼發(fā)生器、擴(kuò)頻調(diào)制、載波調(diào)制、信號(hào)合路器等數(shù)字信號(hào)處理功能。

時(shí)序控制：也是由FPGA來(lái)完成。中頻信號(hào)的實(shí)現(xiàn)要求滿(mǎn)足上位機(jī)實(shí)時(shí)傳輸 數(shù)據(jù)、DSP實(shí)時(shí)處理數(shù)據(jù)、FPGA實(shí)時(shí)產(chǎn)生信號(hào)，在上位機(jī)、DSP和FPGA三者之間需要有一個(gè)公共的控制模塊來(lái)保證各個(gè)部分之間工作流程滿(mǎn)足實(shí)時(shí)不相互沖突，時(shí)序控制就是這樣的控制模塊。

DAC模塊實(shí)現(xiàn)的功能是將數(shù)字中頻信號(hào)轉(zhuǎn)化成模擬中頻信號(hào)，并且還要實(shí)現(xiàn)對(duì)模擬中頻信號(hào)的上變頻。

FPGA：選用XILINX公司的V6系列中的XC6VLX240T－1FFG1156，其主頻約為600M，37680個(gè)Slice，約15Mb的Block RAM，768個(gè)DSP48E，各種資源非常豐富。本課題中，每個(gè)中頻板需要最多提供兩個(gè)頻點(diǎn)共36個(gè)通道產(chǎn)生偽衛(wèi)星信號(hào)，資源需求比較大，此款芯片能滿(mǎn)足課題的需求。

DSP：選用TI公司的TMS320C6713B-225芯片，最高運(yùn)算速度達(dá)到1200MIPS。本課題中，DSP芯片的功能是計(jì)算上位機(jī)傳來(lái)的數(shù)據(jù)，并將計(jì)算結(jié)果存儲(chǔ)到指定位置。由于一般的DSP芯片可以完成這項(xiàng)功能，所以我們選用了實(shí)驗(yàn)室非常熟悉的一款DSP芯片TMS320C6713B-225，節(jié)省了開(kāi)發(fā)時(shí)間和成本。

SRAM：選用ISSI公司的IS61WV102416BLL芯片，此款芯片可以與FPGA的2.5V IO管腳直接相連而不需要電壓轉(zhuǎn)換芯片，讀寫(xiě)控制相對(duì)(DDR)簡(jiǎn)單。16Mb的存儲(chǔ)空間完全能滿(mǎn)足緩存的需要(需要存儲(chǔ)的總數(shù)據(jù)量不超過(guò)5Mb)。

DAC：AD9779A是Analog Device公司生產(chǎn)的一款16位高速寬動(dòng)態(tài)范圍DAC，采樣率1Gsps，允許高至奈奎斯特頻率的多載波生成。新穎的2X、4X、8X插值器/粗調(diào)復(fù)數(shù)調(diào)制器可以將載波放在DAC帶寬中的任何位置，工作電壓1.8～3.3V，采樣率1Gsps時(shí)功耗1W。

PXIE機(jī)箱：選用NI公司的PXIe-1075機(jī)箱，包括8個(gè)PXIE插槽，8個(gè)PXIE或PXI混合插槽，1個(gè)系統(tǒng)時(shí)鐘插槽，1個(gè)PXIE控制模塊，支持PXI，PXIE，Compact PCI和Compact PCIE接口模塊。含有4個(gè)PCIE Switch，每個(gè)Switch通過(guò)1個(gè)X4PCIE的LINK同4個(gè)或者5個(gè)外設(shè)插槽相連，每個(gè)插槽支持最高達(dá)1GB/S的傳輸帶寬。如果多個(gè)設(shè)備連在一個(gè)PCIE Switch，它們共享1GB/S的傳輸帶寬。

電源轉(zhuǎn)換芯片：由于DSP和DAC的IO管腳信號(hào)是3.3V電平，而FPGA得 IO電壓是2.5V，因此需要電源轉(zhuǎn)換芯片進(jìn)行電平轉(zhuǎn)換。選用TI公司的SN74CB3T16211，2.5V單端供電，電源消耗電流為70uA。DSP的3.3V高電平輸出信號(hào)能轉(zhuǎn)換成2.3V左右的電壓給FPGA，F(xiàn)PGA的2.5V輸出能轉(zhuǎn)換成2.2V左右的輸出給DSP，滿(mǎn)足DSP高電平的最低輸入電壓(≥2V)要求。

中頻信號(hào)產(chǎn)生模塊是以板卡的形式嵌在NI PXIE-1075機(jī)箱中，由機(jī)箱插槽為其提供電源輸入，選用3.3V/6A和12V/4A作為電源輸入，需要注意的是每個(gè)插槽能提供的功率最大為38.25W。根據(jù)芯片的耗電分析結(jié)果，提出的供電解決方案如圖3所示。其中12V到3.3V/2.5V/1V轉(zhuǎn)換時(shí)壓差較大，且芯片所需的供電電流都比較大，故選用開(kāi)關(guān)電源DC-DC。而3.3V轉(zhuǎn)1.2V/1.8V壓差較小，且芯片所需供電電流均較小，故選用線性穩(wěn)壓源。電源模塊中各個(gè)分電源模塊的電路原理圖如圖4-圖8所示。

如圖3所示，所述電源模塊包括第一至第五分電源模塊，所述第一分電源模塊和第二分電源模塊的輸入端接12V輸入電源，所述第一分電源模塊的輸出電壓為2.5V，第一分電源模塊的輸出端分為兩路，第一路與第二分電源模塊的電源輸入端連接，第二路與FPGA的一個(gè)電源輸入端連接，所述第二分電源模塊的輸出電壓為1V，所述第二分電源模塊的電源輸出端與FPGA的一個(gè)電源輸入端連接；第三分電源模塊的輸入端接12V輸入電源，第三分電源模塊的輸出電壓為3.3V，第三分電源模塊的電源輸出端與DSP的一個(gè)電源輸入端連接；第四和第五分電源模塊的輸入端接3.3V電源，第四分電源模塊的輸出電壓為1.2V，第四分電源模塊的輸出端分為兩路，第一路與DSP的一個(gè)電源輸入端連接，第二路與FPGA的一個(gè)電源輸入端連接；第五分電源模塊的輸出電壓為1.8V，第五分電源模塊的輸出端與中頻信號(hào)產(chǎn)生模塊中除FPGA以及DSP外的模塊的電源輸入端連接。

如圖4所示，所述第一分電源模塊包括PTR08100W型電源芯片U35，所述U35的1腳懸空，所述U35的2腳接12V輸入電源，電容C258并聯(lián)在電源的輸入端與地之間，所述U35的3腳接地，所述U35的5腳經(jīng)電阻R180接地；所述U35的4腳分為三路，第一路經(jīng)電容C256接地，第二路經(jīng)電容C257接地，第 三路經(jīng)接插件J8后又分為三路，第一路依次經(jīng)電阻R178和發(fā)光二極管D21后接地，第二路為所述第一分電源模塊的一個(gè)電源輸出端，第三路為所述第一份電源模塊的另一個(gè)電源輸出端，所述第一分電源模塊的兩個(gè)輸出電壓為2.5V；

如圖5所示，所述第二分電源模塊包括PTH04T240W型電源芯片U36，所述U36的1、3、4、7腳接地，所述U36的2腳與所述第一分電源模塊的一個(gè)電源輸出端連接，所述U36的5腳和6腳分為兩路，第一路經(jīng)電容C261接地，第二路經(jīng)電阻R175接所述U36的9腳，所述U36的8腳經(jīng)電阻R181接地；所述U36的10腳與所述U36的2腳連接，所述U36的電源輸入端并聯(lián)有電容C259和電容C260，所述U36的11腳懸空，電阻R175與電容C261的結(jié)點(diǎn)分為兩路，第一路經(jīng)電容C262接地，第二路經(jīng)接插件J9后又分為兩路，第一路為所述第二分電源模塊的一個(gè)電源輸出端，第二路為第二分電源模塊的另一個(gè)電源輸出端；

如圖6所示，所述第三分電源模塊包括TPS73801型電源芯片U39，所述U39的1腳接12V輸入電源，濾波電容C269并聯(lián)在所述U39的電源輸入端上，所述U39的3腳和6腳接地，所述U39的5腳接VCC，所述U39的2腳分為三路，第一路依次經(jīng)電阻R184、電阻R187后接地，第二路經(jīng)電容C268后接地，第三路經(jīng)接插頭J12后分為兩路，第一路為所述第二分電源模塊的電源輸出端，第二路依次經(jīng)電阻R185、發(fā)光二極管D23后接地；

如圖7所示，所述第四分電源模塊包括ADP1740型電源芯片U37，所述U37的1-4腳以及15-16腳分為兩路，第一路接3.3V輸入電源，第二路經(jīng)電阻R182接1.2V輸入電源，3.3V電源輸入端上設(shè)有濾波電容C263，所述U37的5腳接1.2V輸入電源，所述U37的6腳接地，所述U37的7腳經(jīng)電容C265后接地，所述U37的8腳懸空，所述U37的9-11腳與所述U37的12腳連接，所述U37的12腳分為兩路，第一路分別與所述U37的13腳和14腳連接，第二路經(jīng)接插頭J10后分為兩路，第一路為所述第四分電源模塊的一個(gè)電源輸出端，第二路為所述第四分電源模塊的另一個(gè)電源輸出端；

如圖8所示，所述第五分電源模塊包括LT1963A型電源芯片U34，所述U34的5腳和8腳接為電源輸入端，所述電容輸入端上設(shè)有濾波電容C254，所述U34 的4腳懸空，所述U34的3、6、7腳接地，所述U34的2腳與1腳連接，所述U34的1腳分為三路，第一路經(jīng)電容C255接地，第二路依次經(jīng)電阻R176和發(fā)光二極管D20后接地，第三路為所述第五分電源模塊的電源輸出端。

中頻信號(hào)產(chǎn)生模塊是基于DSP+FPGA完成的，如圖9所示，DSP包括包括控制字寄存器模塊、碼NCO控制字產(chǎn)生模塊、衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊、導(dǎo)航電文產(chǎn)生模塊、幅度控制字產(chǎn)生模塊以及載波NCO控制字產(chǎn)生模塊；FPGA包括碼NCO生成模塊、分頻器、擴(kuò)頻碼生成模塊、副載波生成模塊、計(jì)數(shù)器、FIFO生成模塊、擴(kuò)頻調(diào)制模塊、載波NCO生成模塊和正交調(diào)制模塊，所述控制字寄存器模塊的輸出端分別與所述碼NCO控制字產(chǎn)生模塊、衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊、導(dǎo)航電文產(chǎn)生模塊、幅度控制字產(chǎn)生模塊的輸入端連接，所述碼NCO控制字產(chǎn)生模塊的輸出端經(jīng)所述碼NCO生成模塊與所述分頻器的輸入端連接，所述衛(wèi)星號(hào)和碼片選擇控制字產(chǎn)生模塊的輸出端與所述擴(kuò)頻碼生成模塊的輸入端連接，所述分頻器的一個(gè)輸出端與所述擴(kuò)頻碼生成模塊的一個(gè)輸入端連接，所述分頻器的另一個(gè)輸出端經(jīng)所述副載波生成模塊與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，擴(kuò)頻碼生成模塊的一個(gè)輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述擴(kuò)頻碼生成模塊的另一個(gè)輸出端經(jīng)所述計(jì)數(shù)器與所述FIFO模塊的一個(gè)輸入端連接，所述導(dǎo)航電文產(chǎn)生模塊的輸出端與所述FIFO模塊的一個(gè)輸入端連接，所述FIFO模塊的輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述幅度控制字產(chǎn)生模塊的輸出端與所述擴(kuò)頻調(diào)制模塊的一個(gè)輸入端連接，所述載波NCO控制字產(chǎn)生模塊經(jīng)所述載波NCO生成模塊后與所述正交調(diào)制模塊的兩個(gè)輸入端連接，所述擴(kuò)頻調(diào)制模塊的輸出端與所述正交調(diào)制模塊的一個(gè)輸入端連接，所述正交調(diào)制模塊的一個(gè)輸出端為I支路，另一個(gè)輸出端為Q支路，I支路和Q支路與所述DAC模塊的輸入端連接。

本發(fā)明中，采樣時(shí)鐘頻率f_S＝90MHz，相位累加器位數(shù)和頻率控制字位數(shù)均取為N＝32，相位控制字位數(shù)只取16位，但是它是加在相位累加器的高16位。通過(guò)兩個(gè)查找表形式實(shí)現(xiàn)正弦波和余弦波的相位/幅度轉(zhuǎn)換輸出，查找表中 存放的均是cos(x)在x∈[0 π/2]的數(shù)據(jù)，量化位數(shù)為16bit，數(shù)據(jù)個(gè)數(shù)為1024。查找表的尋址位數(shù)設(shè)為10位，截取相位累加器32位輸出的高12位的低10位作為查找表的地址輸入，第11位和第12位作為符號(hào)控制位，控制輸出0～2π整個(gè)周期的本地?cái)?shù)字正弦和余弦載波信號(hào)。載波NCO模塊輸出的本地?cái)?shù)字載波信號(hào)的頻率為f_C＝M/2³²×90MHz，頻率分辨率為Δf＝90MHz/2³²≈0.02Hz，滿(mǎn)足設(shè)計(jì)需要。載波NCO的實(shí)時(shí)頻率控制字和實(shí)時(shí)相位控制字由DSP計(jì)算得到。

本發(fā)明中，碼NCO模塊同載波NCO模塊一樣，采樣時(shí)鐘頻率f_S＝90MHz，相位累加器位數(shù)和頻率控制字位數(shù)均取為N＝32，相位控制字位數(shù)只取16位，但是它是加在相位累加器的高16位。碼NCO模塊的輸出不需要查找表，直接截取相位累加器的最高位即第31位，即為用來(lái)驅(qū)動(dòng)偽碼發(fā)生器的時(shí)鐘信號(hào)，同載波NCO模塊一樣，其頻率大小也為f_C＝Mf_s/2^N，頻率分辨率也是Δf＝f_s/2³²。

碼NCO模塊的實(shí)時(shí)頻率控制字M和實(shí)時(shí)相位控制字P由DSP計(jì)算得到。數(shù)字合路模塊均由12個(gè)直射信號(hào)通道和6個(gè)多徑信號(hào)通道組成，能同時(shí)模擬產(chǎn)生最多12顆導(dǎo)航衛(wèi)星的直射信號(hào)和最多6顆導(dǎo)航衛(wèi)星的多徑信號(hào)。由于GNSS信號(hào)模擬器產(chǎn)生的中頻信號(hào)由I路和Q路兩路信號(hào)組成，故存在兩個(gè)合路模塊分別對(duì)各通道的I路和Q路信號(hào)進(jìn)行合路。

為使信號(hào)合路輸出的幅度不隨可見(jiàn)衛(wèi)星的變化而變化，在各單通道信號(hào)中均引入了16bit的幅度控制字AMP_CTL，且各通道幅度控制字的值均相同；當(dāng)可見(jiàn)衛(wèi)星的數(shù)目為N，各可見(jiàn)衛(wèi)星通道未乘以幅度控制字的擴(kuò)頻調(diào)制和副載波調(diào)制后的信號(hào)輸出為19bit的A_i(i＝1，2，3…N)，各通道的幅度控制字AMP_CTL設(shè)為0x1FFF/N，這樣合路后的結(jié)果S_add為：

$S\_add=\frac{0x1FFF}{N}\underset{i=1}{\overset{N}{\Σ}}{A}_i\≤0x1FFF\×A_{\max }\≤0x1FFF\×0x3FFFF=0x7ffbe001$

即合路后結(jié)果最大也不會(huì)超過(guò)35bit，這樣就保證了數(shù)字合路只需共用一個(gè)35bit的進(jìn)位加法器即可，不會(huì)造成數(shù)據(jù)溢出，節(jié)約了FPGA的硬件資源。由于AD9779A的量化位數(shù)是16位，因此通道合路的結(jié)果需要截?cái)?，取?6位。

射頻子系統(tǒng)與中頻信號(hào)調(diào)制子系統(tǒng)之間的數(shù)據(jù)交互主要兩個(gè)：一是中頻源的模擬中頻信號(hào)需要傳輸給射頻端；二是中頻源控制射頻端上變頻功能的正確進(jìn)行，并檢測(cè)射頻端的工作狀態(tài)的數(shù)據(jù)交互，前者直接連接即可。

中頻信號(hào)調(diào)制子系統(tǒng)對(duì)射頻子系統(tǒng)的控制通過(guò)I2C(Inter-Integrated Circuit)接口實(shí)現(xiàn)，由DSP來(lái)完成。I2C總線是由PHILIPS公司開(kāi)發(fā)的兩線式串行總線，用于連接微控制器及其外圍設(shè)備。它是同步通信的一種特殊形式，具有接口線少，控制方式簡(jiǎn)單，走線方便，通信速率較高等優(yōu)點(diǎn)。

中頻板發(fā)送的數(shù)據(jù)，其內(nèi)容主要是功率值，用來(lái)設(shè)置或返回射頻信號(hào)的輸出功率值，在不需要設(shè)置或返回功率值的操作中，數(shù)據(jù)內(nèi)容填充0即可。數(shù)據(jù)有兩個(gè)字節(jié)，分為高八位和低八位，可控制功率的范圍是：-140dB～-80dB，精度為0.5dB。

射頻子系統(tǒng)主要由3個(gè)上變頻模塊及1臺(tái)具有上變頻功能的矢量信號(hào)發(fā)生器組成。其中3個(gè)上變頻電路板主要用于將由中頻信號(hào)產(chǎn)生處理單元得到的3個(gè)頻點(diǎn)衛(wèi)星導(dǎo)航中頻信號(hào)轉(zhuǎn)換為相應(yīng)的射頻信號(hào)。同時(shí)上位機(jī)通過(guò)中頻信號(hào)產(chǎn)生處理單元實(shí)現(xiàn)對(duì)射頻信號(hào)的頻率和功率的控制。由中頻信號(hào)產(chǎn)生模塊得到的各系統(tǒng)各頻點(diǎn)中頻信號(hào)分別經(jīng)由相應(yīng)的上變頻模塊上變頻到相應(yīng)的射頻信號(hào)。

具體的，如圖10所示，所述射頻子系統(tǒng)包括若干個(gè)上變頻模塊、電源模塊、晶振和合路器，所述上變頻模塊的輸入端與所述中頻信號(hào)調(diào)制子系統(tǒng)的中頻信號(hào)輸出端連接，所述電源模塊與所述射頻子系統(tǒng)中需要供電的模塊的電源輸入端連接，用于為其提供工作電源，所述上變頻模塊的輸出端與所述合路器的輸入端連接，所述合路器的輸出端為所述射頻子系統(tǒng)的信號(hào)輸出端，所述晶振為所述射頻子系統(tǒng)提供工作時(shí)鐘，所述上變頻模塊以及合路器受控于所述中頻信 號(hào)調(diào)制子系統(tǒng)。

單個(gè)信號(hào)上變頻模塊如圖11所示，所述上變頻模塊包括微控制器、LO模塊、IQ調(diào)制器、濾波器、AGC模塊和衰減網(wǎng)絡(luò)模塊。所述IQ調(diào)制器的信號(hào)輸入端與中頻信號(hào)調(diào)制子系統(tǒng)的中頻信號(hào)輸出端連接，所述LO模塊的輸入端接晶振輸入，所述LO模塊的輸出端與所述IQ調(diào)制器的控制端連接，所述IQ調(diào)制器的輸出端依次經(jīng)濾波器、AGC模塊與所述衰減網(wǎng)絡(luò)模塊的輸入端連接，所述衰減網(wǎng)絡(luò)模塊的輸出端為射頻信號(hào)輸出端，所述微處理器的控制輸出端分別與所述LO模塊以及衰減網(wǎng)絡(luò)模塊的控制端連接，所述微控制器與所述中頻信號(hào)調(diào)制子系統(tǒng)連接，接收中頻信號(hào)調(diào)制子系統(tǒng)輸出的控制命令。

其中：IQ調(diào)制器用以實(shí)現(xiàn)中頻輸入信號(hào)與本振信號(hào)的混頻。濾波器用于本振與中頻信號(hào)混頻后的濾波。AGC(自動(dòng)增益控制)模塊是一種在輸入信號(hào)幅度變化很大的情況下使輸出信號(hào)幅度在較小范圍內(nèi)變化的自動(dòng)控制電路。為了使射頻輸出的功率控制精確，抑制器件溫漂等，使用AGC模塊將調(diào)制器輸出控制在一定的功率上(0dBm)。

AGC模塊原理如下圖12所示：所述AGC模塊包括電平檢波器、LPF模塊、比較器、控制電壓產(chǎn)生模塊和VGA模塊，所述電平檢波器的輸出端依次經(jīng)所述LPF模塊、比較器、控制電壓產(chǎn)生電路與所述VGA模塊的控制端連接，所述VGA模塊的輸入端接輸入電壓，所述VGA模塊的輸出端分為兩路，第一路為電壓輸出端，第二路與所述電平檢波器的輸入端連接，所述比較器的一個(gè)輸入端接參考電壓。

衰減電路，射頻信號(hào)產(chǎn)生處理單元為了保證最后輸出信號(hào)功率的精確性，通過(guò)AGC電路使其輸出固定在某一信號(hào)功率上(一般選定在0dbm)。最后的輸出功率為-180dBW～-120dBW，功率步進(jìn)值為0.5dB，因此必須引入衰減電路對(duì)經(jīng)過(guò)AGC電路后的信號(hào)功率進(jìn)行衰減，以滿(mǎn)足信號(hào)輸出功率要求。

LO(本地振蕩器)模塊，LO模塊用于產(chǎn)生上變頻所需要的高頻本振信號(hào)。

信號(hào)功率控制參數(shù)和接口：控制信號(hào)傳輸方式：控制信號(hào)由中頻信號(hào)產(chǎn)生處理單元產(chǎn)生，可選用I2C總線實(shí)現(xiàn)其與射頻信號(hào)產(chǎn)生處理單元微控制器之間 的數(shù)據(jù)傳輸。I2C傳輸只需三根線即可，分別是時(shí)鐘線、數(shù)據(jù)線和地線，結(jié)構(gòu)簡(jiǎn)單，節(jié)省空間，接口模塊和各個(gè)模塊的微控制器之間通信也比較簡(jiǎn)單，數(shù)據(jù)的傳輸量很小。

合路器：合路器用于實(shí)現(xiàn)多路信號(hào)任意組合輸出，由于用戶(hù)選定的仿真系統(tǒng)不同(單系統(tǒng)、多系統(tǒng)、單頻點(diǎn)、多頻點(diǎn)等多種組合方式)，因此需要通過(guò)開(kāi)關(guān)電路通過(guò)開(kāi)關(guān)控制某一頻點(diǎn)的信號(hào)輸出與否，該控制信號(hào)由中頻信號(hào)產(chǎn)生處理單元通過(guò)相應(yīng)的數(shù)據(jù)線經(jīng)由射頻信號(hào)產(chǎn)生處理單元中的未處理器對(duì)信號(hào)的通斷進(jìn)行控制。