本發(fā)明涉及數(shù)字示波器領域，尤其涉及一種基于深度存儲的示波器。

背景技術：

數(shù)字示波器是用于電子測量的重要儀器。而存儲深度表示數(shù)字示波器所能存儲的采樣點多少的量度，是現(xiàn)代數(shù)字示波器的重要指標之一。在分析電子信號時，為了保證高采樣率，同時又能捕捉完整的一幀或多幀信號，就必須有足夠的存儲深度?？梢钥闯龃蟠鎯ι疃仁静ㄆ髟诓东@長時間波形時，仍能維持高采樣率，確保波形不失真。

但是，在增大存儲深度僅僅是為了波形不失真，那么存儲深度的意義就沒能完全體現(xiàn)，因為深存儲帶來的海量數(shù)據(jù)的價值沒有被充分挖掘出來。

因此，如何處理深度存儲的海量數(shù)據(jù)是目前需要解決的技術問題。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明公開了一種基于深度存儲的示波器，不僅能夠針對深度存儲的海量數(shù)據(jù)進行快速存儲，并且提高了數(shù)據(jù)處理的能力，進而確保示波器實時響應用戶的操作，充分挖掘深度存儲的價值。

本發(fā)明公開了一種基于深度存儲的示波器，包括：

深存儲器模塊、參數(shù)測量模塊、波形搜索模塊和波形顯示模塊；

其中，所述深存儲器模塊包括多個子存儲器模塊，用于并行存儲采樣得到的原始波形數(shù)據(jù)；

所述參數(shù)測量模塊與所述深存儲器模塊連接，所述參數(shù)測量模塊包括多個基于多種參數(shù)并行處理的測量單元，用于對所述深存儲器模塊存儲的全部采樣數(shù)據(jù)并行處理，以同時獲得多種參數(shù)測量結果；

所述波形搜索模塊與所述參數(shù)測量模塊連接，所述波形搜索模塊包括多個并行的類型搜索單元，用于對所述參數(shù)測量模塊獲得的測量參數(shù)同時進行多種類型參數(shù)的搜索；其中，所述類型搜索單元基于一種搜索類型進行搜索；

所述波形顯示模塊分別與所述深存儲器模塊、所述參數(shù)測量模塊、和波形搜索模塊連接，用于對所述深存儲器模塊存儲的原始波形數(shù)據(jù)、所述波形搜索模塊搜索到的波形數(shù)據(jù)和所述參數(shù)測量模塊測量的參數(shù)數(shù)據(jù)進行顯示。

優(yōu)選的，所述子存儲器模塊，包括：

存儲單元、第一現(xiàn)場可編程邏輯陣列FPGA單元；

其中，所述存儲單元由多個動態(tài)存儲器并行組成，通過總線與所述第一FPGA單元進行數(shù)據(jù)傳輸；所述第一FPGA單元將輸入的原始采樣數(shù)據(jù)傳輸?shù)剿龃鎯卧M行存儲。

優(yōu)選的，所述深存儲器模塊，包括：

第一子存儲器模塊、第二子存儲器模塊、第三子存儲器模塊、第四子存儲器模塊和第二FPGA單元；

其中，所述第一子存儲器模塊的輸入端和所述第三子存儲器模塊的輸入端接收原始采樣數(shù)據(jù)；

所述第一子存儲器模塊和第二子存儲器模塊級聯(lián)連接，所述原始波形數(shù)據(jù)由所述第一子存儲器模塊輸出到所述第二子存儲器模塊；所述第三子存儲器模塊和第四子存儲器模塊進行級聯(lián)連接，所述原始波形數(shù)據(jù)由所述第三子存儲器模塊輸出到所述第四子存儲器模塊；所述第二子存儲模塊和所述第四存儲子模塊的輸出端與所述第二FPGA單元連接，所述第二FPGA單元用于控制所述各子存儲器模塊存儲的數(shù)據(jù)輸出。

優(yōu)選的，所述參數(shù)測量模塊，包括：

數(shù)據(jù)加載單元和測量結果輸出單元；

其中，所述數(shù)據(jù)加載單元分別與所述深存儲器模塊和所述各測量單元相連，用于讀取所述深存儲器模塊的原始波形數(shù)據(jù)，并將讀取到的原始波形數(shù)據(jù)輸送到所述各測量單元中進行并行測量；

所述測量結果輸出單元分別與所述各測量單元相連，用于將所述各測量單元同時獲得的多種測量參數(shù)輸出。

優(yōu)選的，所述波形搜索模塊，包括：

搜索結果選擇單元和搜索結果緩存單元；

其中，所述搜索結果選擇單元分別與所述多個并行的類型搜索單元連接，用于根據(jù)設定的搜索類型從獲取的各個所述類型搜索單元的搜索結果中選擇對應的搜索類型數(shù)據(jù)；

所述搜索結果緩存單元對所述搜索結果選擇單元得到的搜索類型數(shù)據(jù)進行環(huán)形緩存。

優(yōu)選的，所述示波器，還包括：

運算模塊三；

其中，所述運算模塊分別與所述深存儲器模塊、所述參數(shù)測量模塊和所述波形顯示模塊連接，用于對所述深存儲器模塊存儲的原始采樣數(shù)據(jù)進行數(shù)學運算，并將運算結果輸出給所述參數(shù)測量模塊進行參數(shù)測量或者輸送給所述波形顯示模塊進行顯示。

優(yōu)選的，所述運算模塊，包括：

輸入互聯(lián)矩陣單元、多個子運算單元和輸出互聯(lián)矩陣單元；

其中，所述輸入互聯(lián)矩陣單元的輸入量為所述深存儲器模塊存儲的原始采樣數(shù)據(jù)和所述子運算單元輸出的中間運算結果，所述輸入互聯(lián)矩陣單元將所述深存儲器模塊存儲的原始采樣數(shù)據(jù)和所述子運算單元輸出的中間運算結果輸出給所述子運算單元進行數(shù)學運算；

所述各子運算單元與所述輸入互聯(lián)矩陣單元連接，用于對接收的輸入量進行數(shù)學運算；

所述輸出互聯(lián)矩陣單元與所述各子運算單元之間進行互聯(lián)，用于將所述子運算單元的最終運算結果進行輸出，以及將所述子運算單元的中間運算結果輸入到所述輸入互聯(lián)矩陣單元，以作為所述子運算單元的輸入量。

優(yōu)選的，所述參數(shù)測量模塊、所述波形搜索模塊以及所述運算模塊均采用流水線方式進行數(shù)據(jù)處理。

相對于現(xiàn)有技術，本發(fā)明的有益效果是：本發(fā)明通過深存儲器模塊并行存儲采樣得到原始波形數(shù)據(jù)，不僅增大了存儲容量還提高了存儲速率；并且基于全部原始波形數(shù)據(jù)通過參數(shù)測量模塊進行參數(shù)測量，以便波形搜索模塊對測量參數(shù)進行搜索，從而提高波形搜索的準確性；各模塊采用并行處理方式進行數(shù)據(jù)操作，提高了數(shù)據(jù)處理的能力，進而確保示波器實時響應用戶的操作，充分挖掘深度存儲的價值。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1是本發(fā)明實施例公開的一種基于深度存儲的示波器的結構圖；

圖2是本發(fā)明另一實施例公開的一種基于深度存儲的示波器的結構圖；

圖3是本發(fā)明另一實施例公開的一種基于深度存儲的示波器的結構圖；

圖4是本發(fā)明另一實施例公開的一種基于深度存儲的示波器的結構圖。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明公開了一種基于深度存儲的示波器，不僅能夠針對深度存儲的海量數(shù)據(jù)進行快速存儲，并且提高了數(shù)據(jù)處理的能力，進而確保示波器實時響應用戶的操作，充分挖掘深度存儲的價值。

參見圖1，本發(fā)明公開了一種基于深度存儲的示波器，包括：

深存儲器模塊101、參數(shù)測量模塊102、波形搜索模塊103、波形顯示模塊104；

其中，所述深存儲器模塊101包括多個子存儲器模塊，并行存儲采樣得到的原始波形數(shù)據(jù)，能夠提高存儲器的存儲容量，并且所述子存儲器模塊之間是獨立的；其中，所述示波器的存儲深度為512Mpts，即所述示波器的最大存儲為512百萬個采樣點，也就是需要對512百萬個原始波形數(shù)據(jù)進行存儲；

所述參數(shù)測量模塊102與所述深存儲器模塊連接，所述參數(shù)測量模塊102包括多個并行的測量單元，對所述深存儲器模塊101存儲的512百萬個采樣數(shù)據(jù)進行并行處理，以同時獲得多種參數(shù)測量結果，其中，所述測量單元基于一種參數(shù)進行測量，這樣所述參數(shù)測量模塊中的多個測量單元能夠同時進行多種參數(shù)的測量，也就是說，針對N個參數(shù)的測量，需要時間T，本發(fā)明利用并行測量的方式，測量N個參數(shù)的時間縮短為N/T，從而提高數(shù)據(jù)處理的速率；并且所述參數(shù)測量模塊102是針對512Mpts的原始波形數(shù)據(jù)進行參數(shù)測量的，從而保證參數(shù)測量的準確性。其中，需要測量的參數(shù)可以為電壓參數(shù)/幅度參數(shù)：幅度、峰峰值、最大值、最小值、過沖、有效值等；時間參數(shù)：上升時間/下降時間、周期/頻率、脈沖寬度、占空比、時間差、建立時間/保持時間等；計數(shù)參數(shù)：上升/下降沿計數(shù)、觸發(fā)頻率、統(tǒng)計樣本數(shù)量等51種參數(shù)類型。

所述波形搜索模塊103與所述參數(shù)測量模塊102連接，所述波形搜索模塊103包括多個并行的類型搜索單元，對所述參數(shù)測量模塊102獲得的測量參數(shù)同時進行多種類型參數(shù)的搜索；其中，所述類型搜索單元基于一種搜索類型進行搜索；波形搜索可以為邊沿、脈寬(正脈寬和負脈寬)、上升時間、下降時間、周期、頻率和欠幅等條件的搜索。本實施例中通過所述模型搜索模塊103內(nèi)的每個類型搜索單元按照用戶選擇的一種搜索類型進行測量參數(shù)搜索處理，多個類型搜索單元高速并行處理，從而提高波形搜索效率。

所述波形顯示模塊104分別與所述深存儲器模塊101、所述參數(shù)測量模塊102、和波形搜索模塊103連接，能夠對原始采樣波形、搜索到的異常波形和測量的參數(shù)數(shù)據(jù)進行顯示。其中，波形顯示模塊可以對原始采樣波形顯示，波形顯示可以將512Mpts海量波形從左至右(或從右至左)依次滾動顯示，無需人工干預即可按順序播放所有波形。由于512Mpts數(shù)據(jù)同時顯示在屏幕上時是非常密集的，可以通過波形縮放功能查看局部放大的波形，而對于搜索到的異常波形的顯示也通過縮放功能對異常波形進行分析，所述波形搜索模塊103能夠對搜索的異常波形的坐標位置進行標記，所述波形顯示模塊104能夠自動跳轉到標記的異常波形的位置，從而實現(xiàn)對搜索到的異常波形的顯示。另外，測量的參數(shù)數(shù)據(jù)以列表的形式顯示，以便用戶對測量的參數(shù)進行查看。

需要說明的是，本實施例公開的示波器采用了多片大規(guī)模FPGA全硬件進行并行數(shù)據(jù)處理，從而保證海量數(shù)據(jù)的實時處理能力。FPGA是一種現(xiàn)場可編程器件，通過軟件編程方式來更改內(nèi)部電路結構實現(xiàn)不同功能。

本實施例中，通過深存儲模塊101并行存儲采樣得到原始波形數(shù)據(jù)，不僅增大了存儲容量還提高了存儲速率；并且基于全部采樣數(shù)據(jù)通過參數(shù)測量模塊102進行參數(shù)測量，以便波形搜索模塊103對測量參數(shù)進行分析，而且提高了波形搜索的準確性；并且各模塊采用并行處理的方式，確保示波器實時響應用戶的操作，從而充分挖掘深度存儲的價值。

優(yōu)選的，另一實施例中，參見圖2，所述深存儲器模塊101，包括：

第一子存儲器模塊105、第二子存儲器模塊106、第三子存儲器模塊107、第四子存儲器模塊108和第二FPGA單元109；

其中，所述子存儲器模塊包括一個FPGA單元和與所述FPGA單元相連的存儲單元，所述子存儲器模塊內(nèi)的FPGA單元作為第一FPGA單元，所述存儲單元由多個動態(tài)存儲器DDR3并行組成，通過總線與所述FPGA單元進行數(shù)據(jù)傳輸。所述FPGA單元將輸入的原始采樣數(shù)據(jù)傳輸?shù)剿龃鎯卧M行存儲。其中所述存儲單元中動態(tài)存儲器DDR3的個數(shù)可以根據(jù)FPGA硬件的處理能力的增強而增加。

所述第一子存儲器模塊105的輸入端和所述第三子存儲器模塊107的輸入端接收原始波形采樣數(shù)據(jù)；所述第一子存儲器模塊105和第二子存儲器模塊106級聯(lián)連接，所述原始波形采樣數(shù)據(jù)由所述第一子存儲器模塊105輸出到所述第二子存儲器模塊106；由于所述第一子存儲器模塊105和第二子存儲器模塊106級聯(lián)連接，在處理同一個單位的數(shù)據(jù)時，可以分到兩個FPGA單元同時進行數(shù)據(jù)處理，從而處理數(shù)據(jù)的總時間減少，存取速率增加；所述第三子存儲器模塊107和第四子存儲器模塊108進行級聯(lián)連接，所述原始波形采樣數(shù)據(jù)由所述第三子存儲器模塊107輸出到所述第四子存儲器模塊108；所述第二子存儲模塊106和所述第四存儲子模塊108的輸出端分別與另一FPGA單元連接，以此FPGA單元作為第二FPGA單元109，所述第二FPGA單元109用于控制所述各子存儲器模塊存儲的數(shù)據(jù)的輸出，而第一FPGA單元的作用是控制與之連接的存儲單元的數(shù)據(jù)傳輸。需要說明的是，每個子存儲器模塊都是獨立的，能夠獨自處理輸入到其內(nèi)部的數(shù)據(jù)。

為方便理解，假設一個存儲單元的存儲容量為d，本實施例中提供的深存儲器模塊101的子存儲器模塊的個數(shù)為4，則本實施例中提供的深存儲器的總存儲容量D＝4*d，可見，增加了存儲單元的個數(shù)，能夠增加深存儲器的總存儲容量。而通過級聯(lián)兩個子存儲器模塊，在處理同一個單位的數(shù)據(jù)時，可以分到兩個FPGA單元中同時進行數(shù)據(jù)處理，從而處理數(shù)據(jù)的總時間減少，進而提高數(shù)據(jù)處理速度，從而提高了所述深存儲器模塊101的處理性能。

需要說明的是，本實施例中不限定子存儲器模塊的個數(shù)，具體根據(jù)所述深存儲器模塊101的存儲容量需求而定。優(yōu)選的，F(xiàn)PGA單元采用XC7K160T型號的FPGA器件，其邏輯資源能夠達到16萬，處理速度能夠進一步加快，且其數(shù)據(jù)處理架構相對于現(xiàn)有技術中的FPGA發(fā)生變化，進而提升了處理性能。

傳統(tǒng)FPGA的數(shù)據(jù)處理架構：通常的數(shù)據(jù)流程為：數(shù)據(jù)經(jīng)“存儲單元控制器”控制從“存儲單元”讀取，經(jīng)過“位寬轉換”模塊做降速處理，再經(jīng)“數(shù)據(jù)抽樣”模塊進行處理后，再送到各“功能模塊”。設“數(shù)據(jù)抽樣”的總線位寬為L1(通常很小，如32)，存儲單元控制器的輸出總線位寬為L2(通常遠大于L1，如512)。傳統(tǒng)方案通常受限于資源或設計難度，通常的抽樣模塊和位寬轉換模塊是分開的。在較低的總線位寬(L1)下，處理資源少(通常為32或64位)，容易現(xiàn)實，但是處理時間長。

假設需要處理的數(shù)據(jù)總量為M(bits)，則傳統(tǒng)的數(shù)據(jù)處理架構需要處理的時間為：

相對于傳統(tǒng)的FPGA的數(shù)據(jù)處理架構，本實施例提供的數(shù)據(jù)處理架構，利用大規(guī)模FPGA資源多的優(yōu)點，做了并行加速處理，在物理結構上將“位寬轉換”和“數(shù)據(jù)抽樣”模塊結合組成“快速抽樣模塊”。則本實施例中提供的大規(guī)模FPGA的數(shù)據(jù)處理架構需要處理的時間為：

對比公式(1)和公式(2)，可得本發(fā)明的高性能數(shù)據(jù)處理架構的處理性能是傳統(tǒng)數(shù)據(jù)處理架構的L2/L1倍。而在實際應用中，L2為512，L1為64，相比傳統(tǒng)方案性能提升了8倍。傳統(tǒng)方案中由于FPGA的資源較少，通常情況下，L1為32，相對于L1為32的情況，本實施例中的處理數(shù)據(jù)性能提高了16倍。所有的系統(tǒng)中，基本上都會有數(shù)據(jù)抽樣處理的操作，包括峰值抽樣、等間隔抽樣等，抽樣倍率通常為任意整數(shù)。因此，本實施例中的L2和L1數(shù)據(jù)不僅限于此，在此不再進行贅述。

由此可以看出，本實施例提供的深存儲器模塊101，由于增加了子存儲器模塊的個數(shù)，隨之增加了存儲單元的個數(shù)，進而提高了深存儲器的總存儲容量和總帶寬。由于增加的子存儲器與現(xiàn)有的子存儲器的之間為級聯(lián)，從而提高了數(shù)據(jù)處理的速度，進而提高了深存儲器模塊101的處理性能。另外，在器件選擇方面，F(xiàn)PGA單元優(yōu)選邏輯資源能夠高達16萬的FPGA硬件，進一步提高了所述深存儲器模塊101的處理性能，由于FPGA單元為大規(guī)模的FPGA，存儲單元中DDR3顆粒的個數(shù)能夠隨之增加，進一步增大了深存儲器模塊101的總存儲容量和總帶寬，從而解決了現(xiàn)有示波器存儲方面容量小、帶寬低和處理性能差的問題。

優(yōu)選的，另一實施例中，參見圖3，公開了一種基于深度存儲的示波器，包括：深存儲器模塊101、參數(shù)測量模塊102、波形搜索模塊103、波形顯示模塊104；

其中，所述參數(shù)測量模塊102包括：數(shù)據(jù)加載單元110、多個并行測量單元111和測量結果輸出單元112；

所述波形搜索模塊103包括：多個并行類型搜索單元113、搜索結果選擇單元114、和搜索結果緩存單元115；

所述數(shù)據(jù)加載單元110分別與所述深存儲器模塊101和所述各測量單元相連，用于讀取所述深存儲器模塊101的原始波形數(shù)據(jù)，并將讀取到的原始波形數(shù)據(jù)輸送到所述各測量單元中進行并行測量，需要說明的是，所述數(shù)據(jù)加載單元110的輸入端與所述深存儲器模塊101的第二FPGA單元109的輸出端相連，所述第二FPGA單元109控制將各子存儲器模塊中的數(shù)據(jù)輸出到所述參數(shù)測量模塊102的數(shù)據(jù)加載單元110，以便各測量單元中對接收到原始波形數(shù)據(jù)進行并行參數(shù)測量。

所述測量單元可以包括第一測量單元、第二測量單元、第三測量單元，但不限于本實施例中的測量單元，測量單元的個數(shù)根據(jù)實際需求設定，本實施例只是舉例說明所述測量單元的功能。其中所述第一測量單元、第二測量單元、第三測量單元分別針對一種參數(shù)類型進行測量。待測參數(shù)類型可以為電壓參數(shù)/幅度參數(shù)：幅度、峰峰值、最大值、最小值、過沖、有效值等；時間參數(shù)：上升時間/下降時間、周期/頻率、脈沖寬度、占空比、時間差、建立時間/保持時間等；計數(shù)參數(shù)：上升/下降沿計數(shù)、觸發(fā)頻率、統(tǒng)計樣本數(shù)量等51中參數(shù)類型。所述第一測量單元、第二測量單元、第三測量單元的功能可以根據(jù)需求進行參數(shù)類型的選擇，并通過軟件編程方式來更改FPGA內(nèi)部電路結構實現(xiàn)不同參數(shù)的測量功能；然后根據(jù)所述數(shù)據(jù)加載單元110獲取的原始波形數(shù)據(jù)以及預先設定的待測參數(shù)類型，并行測量所述各待測參數(shù)類型的參數(shù)測量值。例如，所述第一測量單元對峰峰值進行測量，所述第二測量單元對最大值進行測量，所述第三測量單元對上升時間進行測量，通過所述第一測量單元、第二測量單元、第三測量單元并行處理的特點，可以同時獲得峰峰值、最大值和上升時間三種參數(shù)類型的測量值。需要說明的是，所述測量單元中包含多個計算單元，所述計算單元能夠實現(xiàn)但不限于加法、減法、除法、乘法、開方、指數(shù)、對數(shù)、三角函數(shù)、平方、微分、積分等功能，并且所述各計算單元之間采用流水線的方式并行計算，也就是說第M次運算不必等待第M-1次運算的完成后再運算，可以同時運算，這是FPGA并行處理數(shù)據(jù)的優(yōu)勢，進而提高數(shù)學運算速度。由于硬件FPGA的并行特性，運算時對系統(tǒng)的其它操作不會產(chǎn)生影響，進而不會出現(xiàn)系統(tǒng)卡頓的情況。

最后，與所述各測量單元相連的測量結果輸出單元112將所述各測量單元同時獲得的多種測量參數(shù)輸出，以便所述波形搜索模塊103根據(jù)所述測量結果輸出單元112輸出的測量參數(shù)進行波形搜索。

所述多個并行的類型搜索單元113與所述測量結果輸出單元112連接，其中一個類型搜索單元基于一種搜索類型進行搜索，所述類型搜索單元的個數(shù)根據(jù)需求進行設定。多個類型搜索單元113對所述測量結果輸出單元112輸出的測量參數(shù)進行并行搜索，其中，搜索類型可以為邊沿、脈寬(正脈寬和負脈寬)、上升時間、下降時間、周期、頻率和欠幅等異常波形類型的搜索。通過多個類型搜索單元113并行搜索，能夠同時完成設定的所有搜索類型的搜索。所述搜索結果選擇單元114根據(jù)選定的搜索類型從各個所述類型搜索單元獲取的搜索結果中選擇相應的搜索類型數(shù)。最后所述搜索結果緩存單元115對所述搜索結果選擇單元114得到的搜索類型數(shù)據(jù)進行環(huán)形緩存，其中，為了能夠在屏幕中指示出異常信號在正在整屏波形中的位置，搜索結果應返回滿足條件的目標在波形庫中的坐標值，所以通過環(huán)形緩存器對搜索到的選定類型的異常數(shù)據(jù)的坐標值進行緩存。當所述波形顯示模塊104對搜索到的異常波形進行顯示時，只需調(diào)用所述環(huán)形緩存器存儲的坐標值，并在所述坐標值的位置進行標記，當用戶選定顯示某種類型的異常波形時，示波器屏幕中顯示的波形能夠快速跳轉到標記位置。

本實施例中，參數(shù)測量模塊102能夠針對所有原始波形數(shù)據(jù)進行參數(shù)測量，從而在512Mpts的存儲深度下，基于原始采樣率來計算，保證參數(shù)測量的準確性，并且能夠支持多達51種參數(shù)測量項，實現(xiàn)真正意義上的參數(shù)測量。通過多個測量單元的并行處理，實現(xiàn)參數(shù)的快速測量和統(tǒng)計，保證實時響應用戶的操作。波形搜索模塊103能夠并行搜索多種異常類型數(shù)據(jù)，提高了波形搜索的速度，并且基于參數(shù)測量模塊102針對原始波形數(shù)據(jù)的參數(shù)測量，也保證了波形搜索的準確性。

優(yōu)選的，另一實施例中，參見圖4，公開一種基于深度存儲的示波器，還包括：

運算模塊116，所述運算模塊116分別與所述深存儲器模塊101和參數(shù)測量模塊102連接，能夠對所述深存儲器模塊101中的原始波形數(shù)據(jù)進行數(shù)學運算，以便所述參數(shù)測量模塊102進行參數(shù)測量；可以理解為參數(shù)測量模塊102進行某些參數(shù)測量時，不能直接對原始波形數(shù)據(jù)進行參數(shù)測量，需要所述運算模塊116對原始波形數(shù)據(jù)進行處理后才能進行相關參數(shù)的測量。

其中，所述運算模塊116包括：輸入互聯(lián)矩陣單元117、多個并行的子運算單元118和輸出互聯(lián)矩陣單元119；

所述輸入互聯(lián)矩陣單元118的輸入量為所述深存儲器模塊101存儲的原始采樣數(shù)據(jù)和所述子運算單元輸出的中間運算結果，所述輸入互聯(lián)矩陣單元118將所述深存儲器模塊101存儲的原始采樣數(shù)據(jù)和所述子運算單元輸出的中間運算結果輸出給所述子運算單元進行數(shù)學運算；

所述各子運算單元118與所述輸入互聯(lián)矩陣單元117連接，用于對接收的輸入量進行數(shù)學運算；

所述輸出互聯(lián)矩陣單元119與所述各子運算單元118之間進行互聯(lián)，用于將所述子運算單元的最終運算結果進行輸出，以及將所述子運算單元的中間運算結果輸入到所述輸入互聯(lián)矩陣單元117，以作為所述子運算單元的輸入量。

需要說明的是，所述運算模塊116并行進行數(shù)學運算，并且各個子運算單元118之間實現(xiàn)多級任意互聯(lián)，使得數(shù)學運算的拆分次數(shù)變少，進而提高數(shù)學運算速度。并且由于FPGA的并行特性，運算時對系統(tǒng)的其它操作不會產(chǎn)生影響，進而不會出現(xiàn)系統(tǒng)卡頓的情況。

其中，所述輸入互聯(lián)矩陣單元117讀取所述深存儲器模塊101的原始波形數(shù)據(jù)，并將獲取的原始波形數(shù)據(jù)作為子運算單元的輸入量，以及獲取第一子運算單元輸出的運算結果，并將第一運算單元輸出的運算結果作為第二運算單元的輸入量。當其中一個子運算單元輸出的運算結果作為另一個子運算單元的輸入量時，我們定義前者為第一子運算單元，后者為第二子運算單元，即第一子運算單元和第二子運算單元是針對在一個子運算單元輸出的運算結果作為另一個子運算單元的輸入量時的名稱，同一個子運算單元，在不同的運算過程中既可以是第一子運算單元，也可以是第二子運算單元。

所述輸出互聯(lián)矩陣單元119將第一子運算單元輸出的運算結果作為第二子運算單元的輸入量，以及將第三子運算單元輸出的運算結果作為最終運算輸出(y)，我們定義輸出的運算結果作為最終運算輸出的運算單元為第三子運算單元，同樣的，同一個子運算單元，在不同的運算過程中可以是第一子運算單元、第二子運算單元或第三子運算單元。所述子運算單元包括但不限于加法單元、減法單元、除法單元、乘法單元、開方單元、指數(shù)單元、對數(shù)單元、三角函數(shù)單元、平方單元、微分單元、積分單元等。

另外，所述子運算單元采用流水線處理方式進行數(shù)學運算。為方便理解，假設FPGA運算結構完成一次數(shù)學運算需要時間L個系統(tǒng)時鐘周期T，要進行M次數(shù)學運算。當采用非流水處理方式進行運算時，需要時間為M*L*T。當采用流水線處理方式進行運算時，由于第M次運算不必等待第M-1次運算的完成后再運算，可以同時運算，完成M次數(shù)學運算需要的時間為(M+L-1)*T?？梢?，采用流水線處理方式能夠提高數(shù)學運算的速度。

在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其它變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其它要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。

對所公開的實施例的上述說明，使本領域專業(yè)技術人員能夠實現(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。