本發(fā)明涉及測試領(lǐng)域，尤其涉及的是一種數(shù)字電路系統(tǒng)的測試方法。

背景技術(shù)：

隨著電子信息技術(shù)、超大規(guī)模集成電路的迅速發(fā)展與應(yīng)用，數(shù)字信號處理技術(shù)應(yīng)用的領(lǐng)域和范圍也日益擴大。相對于模擬信號處理，數(shù)字信號處理具有靈活性好、精度和穩(wěn)定度高、開發(fā)方便功能強等優(yōu)點。數(shù)字電路系統(tǒng)一般包括很多協(xié)同工作的模塊。數(shù)字電路系統(tǒng)完成原理設(shè)計、印制板投產(chǎn)和焊接裝配后，需要進行測試以保證系統(tǒng)的正確性與可靠度，在數(shù)字電路系統(tǒng)板的元器件燒壞或線路損壞時，也許要通過測試來進行維修。測試過程中，測試步驟的先后順序的不同，會直接影響測試方法得到測試結(jié)果的復(fù)雜度，甚至有可能會導(dǎo)致數(shù)字電路系統(tǒng)因測試方法的錯誤而在測試過程中損壞。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種數(shù)字電路系統(tǒng)的測試方法，可以對數(shù)字電路系統(tǒng)進行全面有效的測試評估，能夠最快速度得到測試結(jié)果，可靠性高。

為解決上述問題，本發(fā)明提出一種數(shù)字電路系統(tǒng)的測試方法，所述數(shù)字電路系統(tǒng)包括：AD模塊，用以采樣模擬信號形成數(shù)字信號；FPGA模塊，連接所述AD模塊，用以處理所述數(shù)字信號；DA模塊，連接所述FPGA模塊，用以將處理過的數(shù)字信號轉(zhuǎn)成模擬信號輸出；鎖相環(huán)模塊，用以為數(shù)字電路系統(tǒng)提供同源時鐘；DDS模塊，連接所述FPGA模塊，用以在FPGA模塊的控制下輸出特定頻率信號；該測試方法包括加電前測試階段和加電后測試階段；

所述加電前測試階段包括電源接口阻抗測試步驟，測試電源接口的電阻值，以保證系統(tǒng)內(nèi)部電源連接無短路；

所述加電后測試階段包括：

電壓正確性測試步驟，測試系統(tǒng)中連接的電源模塊加載到數(shù)字電路系統(tǒng)中的電壓值，以確認系統(tǒng)加電后電壓的正確性；

鎖相環(huán)模塊時鐘測試步驟，測試鎖相環(huán)模塊的鎖定指示管腳的電壓值，探測獲得鎖相環(huán)模塊的鑒相輸出管腳的鑒相波形，測試鎖相環(huán)模塊輸出的時鐘信號是否滿足系統(tǒng)設(shè)計要求；

DDS準(zhǔn)確度與同源穩(wěn)定度測試步驟，測試DDS模塊輸出的一組單頻信號的頻率平均值是否符合設(shè)定值，測試DDS模塊輸出頻率和高穩(wěn)定度晶振的輸出頻率的阿倫方差，測試DDS是否能夠輸出調(diào)頻信號，以保證DDS模塊輸出信號的準(zhǔn)確性與穩(wěn)定性；

AD/DA通路性能測試步驟，測試空置AD模塊輸入端時的輸出端的值、以確定AD噪聲值，測試AD模塊通路、以保證AD模塊能夠?qū)⑤斎攵说哪M信號轉(zhuǎn)換為數(shù)字信號，測試DA模塊能夠輸出的最大值與最小值、以確定DA輸出能力，測試DA模塊輸出定值時采樣數(shù)據(jù)的均方差、以確定DA定值噪聲，測試DA模塊輸出臺階電壓時每階電壓值的均方差、以確定DA輸出均勻度。

根據(jù)本發(fā)明的一個實施例，所述電源接口阻抗測試步驟包括：調(diào)整萬用表的電阻檔，測試電源接口兩兩接口之間的阻抗，若阻抗值量級在KΩ及以上則為正常。

根據(jù)本發(fā)明的一個實施例，所述電壓正確性測試步驟包括：通過直流穩(wěn)壓電源給數(shù)字電路系統(tǒng)供電，調(diào)整萬用表的電壓檔，測試系統(tǒng)中三端穩(wěn)壓器的輸出電壓值，并與設(shè)計值相比較，以確認加載到各三端穩(wěn)壓器的電壓是否正確。

根據(jù)本發(fā)明的一個實施例，所述鎖相環(huán)模塊時鐘測試步驟包括：

A1：調(diào)節(jié)直流穩(wěn)壓電源和信號源，分別輸出數(shù)字電路系統(tǒng)工作所需電壓和時鐘信號；

A2：調(diào)整至萬用表的電壓檔，測試鎖相環(huán)模塊的鎖定指示管腳，確認是否為高電壓；

A3：通過示波器探測鎖相環(huán)模塊的兩路鑒相輸出，確認是否為頻率符合設(shè)計值的負脈沖；

A4：通過示波器和頻譜儀，測量鎖相環(huán)路輸出時鐘信號的頻率及峰峰值，以確認時鐘信號是否滿足數(shù)字電路系統(tǒng)的設(shè)計要求。

根據(jù)本發(fā)明的一個實施例，所述DDS準(zhǔn)確度與同源穩(wěn)定度測試步驟包括：

B1：提供第一測試平臺，調(diào)節(jié)直流穩(wěn)壓電源和信號源，分別輸出數(shù)字電路系統(tǒng)工作所需的電壓和時鐘信號；

B2：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第一測試程序，該第一測試程序用以實現(xiàn)DDS模塊單頻信號滿幅輸出，通過頻譜儀確認DDS模塊的輸出頻率及功率是否滿足設(shè)計要求，若滿足，再通過頻率計記錄一組單頻信號的頻率數(shù)據(jù)并計算相對誤差；

B3：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第二測試程序，該第二測試程序用以實現(xiàn)DDS模塊跳頻輸出，通過頻譜儀的軌跡留存功確認DDS模塊是否輸出跳頻頻率；

B4：提供第二測試平臺，調(diào)節(jié)直流穩(wěn)壓電源輸出數(shù)字電路系統(tǒng)工作所需的電壓，高穩(wěn)定度晶振提供時鐘信號；

B5：通過調(diào)試計算機向數(shù)字電路系統(tǒng)中燒錄所述第一測試程序，實現(xiàn)DDS模塊單頻滿幅輸出，通過阿倫方差測試儀讀取DDS模塊輸出穩(wěn)定度的測量值。

根據(jù)本發(fā)明的一個實施例，所述第一測試平臺包括：

直流穩(wěn)壓電源，連接數(shù)字電路系統(tǒng)的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)中；

信號源，連接所述數(shù)字電路系統(tǒng)的時鐘輸入端，用以輸出所需的時鐘信號至數(shù)字電路系統(tǒng)中；

調(diào)試計算機，連接所述數(shù)字電路系統(tǒng)的調(diào)試輸入端，用以輸出所述第一測試程序至所述數(shù)字電路系統(tǒng)中，實現(xiàn)DDS模塊單頻滿幅輸出，及用以輸出所述第二測試程序至所述數(shù)字電路系統(tǒng)中，實現(xiàn)DDS模塊跳頻輸出；

頻率計，連接所述數(shù)字電路系統(tǒng)的DDS模塊信號輸出端，用以記錄一組單頻信號的頻率數(shù)據(jù)并計算相對誤差；

頻譜儀，連接所述數(shù)字電路系統(tǒng)的DDS模塊信號輸出端，用以確認DDS模塊的輸出頻率及功率是否滿足設(shè)計要求，還通過頻譜儀的軌跡留存功確認DDS模塊是否輸出跳頻頻率。

根據(jù)本發(fā)明的一個實施例，所述第二測試平臺包括：

直流穩(wěn)壓電源，連接數(shù)字電路系統(tǒng)的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)中；

調(diào)試計算機，連接所述數(shù)字電路系統(tǒng)的調(diào)試輸入端，用以輸出所述第一測試程序至所述數(shù)字電路系統(tǒng)中，實現(xiàn)DDS模塊單頻滿幅輸出；

阿倫方差測試儀，連接數(shù)字電路系統(tǒng)的DDS模塊信號輸出端，用以獲得DDS模塊輸出穩(wěn)定度的測量值；

高穩(wěn)定度晶振，連接所述阿倫方差測試儀和數(shù)字電路系統(tǒng)的時鐘輸入端，用以提供時鐘信號。

根據(jù)本發(fā)明的一個實施例，所述AD/DA通路性能測試步驟包括：

C1：提供第三測試平臺，調(diào)節(jié)直流穩(wěn)壓電源和信號源，分別輸出數(shù)字電路系統(tǒng)工作所需的電壓和時鐘信號；

C2：空置AD模塊的輸入端，利用函數(shù)發(fā)生器在AD模塊的輸入端輸入特定頻率及峰峰值的正弦波，通過調(diào)試計算機采集AD模塊輸出端波形，以確認AD通路的正確性；

C3：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第三測試程序，該第三測試程序用以實現(xiàn)DA模塊輸出值為從最小值到最大值，通過高精度電壓表檢測DA模塊輸出能力范圍；通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第四測試程序，該第四測試程序?qū)崿F(xiàn)DA模塊定值輸出，通過高精度電壓表每秒采集1個采樣點，一段時間后計算采樣數(shù)據(jù)的均方差；

C4：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第五測試程序，該第五測試程序用以控制DA模塊輸出臺階電壓，通過高精度電壓表采集一段時間的數(shù)據(jù)后，計算每階電壓的均方差，以測試DA輸出均勻度。

根據(jù)本發(fā)明的一個實施例，所述第三測試平臺包括：

直流穩(wěn)壓電源，連接數(shù)字電路系統(tǒng)的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)中；

信號源，連接數(shù)字電路系統(tǒng)的時鐘輸入端，用以輸出所需的時鐘信號至數(shù)字電路系統(tǒng)中；

調(diào)試計算機，其輸入端連接數(shù)字電路系統(tǒng)的AD模塊輸出端，用以采集AD模塊輸出端波形，以確認AD通路的正確性，其輸出端連接數(shù)字電路系統(tǒng)的調(diào)試輸入端，向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第三測試程序、第四測試程序、第五測試程序；

函數(shù)發(fā)生器，連接數(shù)字電路系統(tǒng)的AD模塊輸入端，在AD模塊的輸入端輸入特定頻率及峰峰值的正弦波；

高精度電壓表，連接數(shù)字電路系統(tǒng)的DA模塊的輸出端，用以采集一段時間的輸出數(shù)據(jù)，并計算相應(yīng)均方差。

采用上述技術(shù)方案后，本發(fā)明相比現(xiàn)有技術(shù)具有以下有益效果：通過加電前的電源接口阻抗測試，加電后的電壓正確性測試、鎖相環(huán)模塊時鐘測試、DDS準(zhǔn)確度與同源穩(wěn)定度測試、AD/DA通路性能測試，依次對數(shù)字電路系統(tǒng)中協(xié)作的模塊進行測試，可以保證數(shù)字電路系統(tǒng)中主要模塊的功能及性能得到全面的測試，可以有效地評估數(shù)字電路系統(tǒng)的相應(yīng)指標(biāo)，能夠最快速度得到測試結(jié)果，可靠性高。

附圖說明

圖1是本發(fā)明實施例的數(shù)字電路系統(tǒng)的測試方法的流程示意圖；

圖2是本發(fā)明實施例的鎖相環(huán)模塊時鐘測試的測試平臺結(jié)構(gòu)框圖；

圖3是本發(fā)明實施例的DDS模塊準(zhǔn)確度測試的測試平臺結(jié)構(gòu)框圖；

圖4是本發(fā)明實施例的DDS模塊單頻輸出同源穩(wěn)定度測試的測試平臺結(jié)構(gòu)框圖；

圖5是本發(fā)明實施例的AD/DA通路性能測試的測試平臺結(jié)構(gòu)框圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式做詳細的說明。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。

本實施例的數(shù)字電路系統(tǒng)的測試方法，其中的數(shù)字電路系統(tǒng)包括：AD(模數(shù)轉(zhuǎn)換)模塊，F(xiàn)PGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)模塊，DA(數(shù)字模擬轉(zhuǎn)換)模塊，鎖相環(huán)模塊和DDS(Direct Digital Synthesizer，直接數(shù)字式頻率合成器)模塊，各模塊均可以采用現(xiàn)有的模塊。AD模塊接收輸入的模擬信號，采樣模擬信號形成數(shù)字信號。FPAG模塊連接AD模塊，接收并處理數(shù)字信號，F(xiàn)PGA模塊的形式及其具體處理方式根據(jù)數(shù)字電路系統(tǒng)所需實現(xiàn)的功能而定，不限制FPGA模塊的具體處理方式。DA模塊連接FPGA模塊，將處理過的數(shù)字信號轉(zhuǎn)成模擬信號輸出。鎖相環(huán)模塊，用以為數(shù)字電路系統(tǒng)提供同源時鐘。DDS模塊連接FPGA模塊，在FPGA模塊的控制下輸出特定頻率信號。

參看圖1，該測試方法包括加電前測試階段和加電后測試階段。

加電前測試階段包括電源接口阻抗測試步驟，測試電源接口的電阻值，以保證系統(tǒng)內(nèi)部電源連接無短路；阻抗是指電源接口之間的電阻值。電源接口阻抗測試結(jié)果正確則進行接下來的測試步驟。

加電后測試階段包括：

電壓正確性測試步驟，測試系統(tǒng)中連接的電源模塊加載到數(shù)字電路系統(tǒng)中的電壓值，以確認系統(tǒng)加電后電壓的正確性；電壓正確性是指三端穩(wěn)壓器以及FPGA模塊相應(yīng)管腳的電壓值符合設(shè)計值。電壓正確性測試結(jié)果正確則進行接下來的測試步驟。

鎖相環(huán)模塊時鐘測試步驟，測試鎖相環(huán)模塊的鎖定指示管腳的電壓值，探測獲得鎖相環(huán)模塊的鑒相輸出管腳的鑒相波形，測試鎖相環(huán)模塊輸出的時鐘信號是否滿足系統(tǒng)設(shè)計要求；鎖相環(huán)路輸出信號正確性即鎖相環(huán)路輸出的時鐘信號滿足應(yīng)用要求。鎖相環(huán)模塊時鐘測試結(jié)果正確則進行接下來的測試步驟。

DDS準(zhǔn)確度與同源穩(wěn)定度測試步驟，包括測試DDS單頻輸出的準(zhǔn)確度、測試DDS單頻輸出的同源穩(wěn)定度、測試DDS的跳頻輸出功能。所述的DDS單頻輸出的準(zhǔn)確度是指測試DDS模塊輸出的一組單頻信號的頻率平均值與設(shè)定值的符合程度，測試DDS單頻輸出的同源穩(wěn)定度是指測試DDS模塊輸出頻率和高穩(wěn)定度晶振的輸出頻率的阿倫方差，測試DDS的跳頻輸出功能是指測試DDS是否能夠輸出調(diào)頻信號，以保證DDS模塊輸出信號的準(zhǔn)確性與穩(wěn)定性。DDS準(zhǔn)確度與同源穩(wěn)定度測試結(jié)果正確則進行接下來的測試步驟。

AD/DA通路性能測試步驟，包括測試AD噪聲及AD通路；測試DA輸出能力、測試DA定值噪聲、測試DA輸出均勻度。測試空置AD模塊輸入端時的輸出端的值、以確定AD噪聲值，測試AD模塊通路、以保證AD模塊能夠?qū)⑤斎攵说哪M信號轉(zhuǎn)換為數(shù)字信號，測試DA模塊能夠輸出的最大值與最小值、以確定DA輸出能力，測試DA模塊輸出定值時采樣數(shù)據(jù)的均方差、以確定DA定值噪聲，測試DA模塊輸出臺階電壓時每階電壓值的均方差、以確定DA輸出均勻度。

電源接口阻抗測試步驟進一步可以包括：將萬用表調(diào)到電阻檔，測試電源接口兩兩接口之間的阻抗，若阻抗值量級在KΩ及以上則為正常，否則可能發(fā)生數(shù)字電路系統(tǒng)內(nèi)部的電源連接短路，短路發(fā)生時應(yīng)當(dāng)避免后續(xù)測試步驟的繼續(xù)進行，先排出故障。

電壓正確性測試步驟進一步可以包括：通過直流穩(wěn)壓電源給數(shù)字電路系統(tǒng)供電，數(shù)字電路系統(tǒng)上電之后，將萬用表調(diào)至電壓檔，測試數(shù)字電路系統(tǒng)中的三端穩(wěn)壓器的輸出電壓值，并與設(shè)計值相比較，以確認加載到各三端穩(wěn)壓器的電壓是否正確。數(shù)字電路系統(tǒng)中，各模塊芯片所需電壓一般經(jīng)由三端穩(wěn)壓器處理得到。加載到三端穩(wěn)壓器的電壓正確說明數(shù)字電路的電壓正確。

參看圖2，搭建鎖相環(huán)模塊時鐘測試的測試平臺，包括：直流穩(wěn)壓電源21，連接數(shù)字電路系統(tǒng)1的電源接口，提供所需的電壓；信號源22，連接數(shù)字電路系統(tǒng)的時鐘輸入端，提供數(shù)字電路系統(tǒng)所需的時鐘信號，此時鐘信號非鎖相環(huán)模塊生成的時鐘信號；萬用表23，測試時連接鎖相環(huán)模塊的鎖定指示管腳，測試該管腳的電壓是否為高電壓；數(shù)字示波器24，測試時，根據(jù)測試需要連接在數(shù)字電路系統(tǒng)1的鎖相環(huán)模塊的兩路鑒相輸出端、時鐘信號輸出端；頻譜儀25，連接數(shù)字電路系統(tǒng)1的鎖相環(huán)模塊的時鐘信號輸出端。

鎖相環(huán)模塊時鐘測試步驟進一步可以包括：

A1：調(diào)節(jié)直流穩(wěn)壓電源21和信號源22，分別輸出數(shù)字電路系統(tǒng)1工作所需電壓和時鐘信號；

A2：調(diào)整至萬用表23的電壓檔，測試鎖相環(huán)模塊的鎖定指示管腳，確認是否為高電壓；

A3：通過示波器24探測鎖相環(huán)模塊的兩路鑒相輸出，確認是否為頻率符合設(shè)計值的負脈沖；

A4：通過數(shù)字示波器24和頻譜儀25，測量鎖相環(huán)路輸出時鐘信號的頻率及峰峰值，以確認時鐘信號是否滿足數(shù)字電路系統(tǒng)1的設(shè)計要求。

DDS準(zhǔn)確度與同源穩(wěn)定度測試步驟進一步可以包括：

B1：提供第一測試平臺，調(diào)節(jié)直流穩(wěn)壓電源和信號源，分別輸出數(shù)字電路系統(tǒng)工作所需的電壓和時鐘信號；

B2：通過調(diào)試計算機(例如可以通過具有CHIPSCOPE(XILINX推出的一款在線調(diào)試軟件)軟件的計算機)向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第一測試程序，該第一測試程序用以實現(xiàn)DDS模塊單頻信號滿幅輸出，通過頻譜儀確認DDS模塊的輸出頻率及功率是否滿足設(shè)計要求，若滿足，再通過頻率計記錄一組單頻信號的頻率數(shù)據(jù)并計算相對誤差；

B3：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第二測試程序，該第二測試程序用以實現(xiàn)DDS模塊跳頻輸出，通過頻譜儀的軌跡留存功確認DDS模塊是否輸出跳頻頻率；

B4：提供第二測試平臺，調(diào)節(jié)直流穩(wěn)壓電源輸出數(shù)字電路系統(tǒng)工作所需的電壓，高穩(wěn)定度晶振提供時鐘信號；高穩(wěn)定度晶振需提前加電12小時以上才能輸出高穩(wěn)信號；

B5：通過調(diào)試計算機向數(shù)字電路系統(tǒng)中燒錄所述第一測試程序，實現(xiàn)DDS模塊單頻滿幅輸出，通過阿倫方差測試儀讀取DDS模塊輸出穩(wěn)定度的測量值。

參看圖3，搭建第一測試平臺，用來進行DDS準(zhǔn)確度測試。第一測試平臺包括：

直流穩(wěn)壓電源31，連接數(shù)字電路系統(tǒng)1的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)1中；

信號源33，連接所述數(shù)字電路系統(tǒng)1的時鐘輸入端，用以輸出所需的時鐘信號至數(shù)字電路系統(tǒng)1中；

調(diào)試計算機32，連接所述數(shù)字電路系統(tǒng)1的調(diào)試輸入端，用以輸出所述第一測試程序至所述數(shù)字電路系統(tǒng)1中，實現(xiàn)DDS模塊單頻滿幅輸出，及用以輸出所述第二測試程序至所述數(shù)字電路系統(tǒng)1中，實現(xiàn)DDS模塊跳頻輸出；

頻率計34，連接所述數(shù)字電路系統(tǒng)1的DDS模塊信號輸出端，用以記錄一組單頻信號的頻率數(shù)據(jù)并計算相對誤差；

頻譜儀35，連接所述數(shù)字電路系統(tǒng)1的DDS模塊信號輸出端，用以確認DDS模塊的輸出頻率及功率是否滿足設(shè)計要求，還通過頻譜儀35的軌跡留存功確認DDS模塊是否輸出跳頻頻率。

參看圖4，搭建第二測試平臺，用來進行DDS單頻輸出同源穩(wěn)定度測試。第二測試平臺包括：

直流穩(wěn)壓電源41，連接數(shù)字電路系統(tǒng)1的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)1中；

調(diào)試計算機42，連接所述數(shù)字電路系統(tǒng)1的調(diào)試輸入端，用以輸出所述第一測試程序至所述數(shù)字電路系統(tǒng)1中，實現(xiàn)DDS模塊單頻滿幅輸出；

阿倫方差測試儀43，連接數(shù)字電路系統(tǒng)1的DDS模塊信號輸出端，用以獲得DDS模塊輸出穩(wěn)定度的測量值；

高穩(wěn)定度晶振44，連接所述阿倫方差測試儀43和數(shù)字電路系統(tǒng)1的時鐘輸入端，用以提供時鐘信號。

AD/DA通路性能測試步驟進一步可以包括：

C1：提供第三測試平臺，調(diào)節(jié)直流穩(wěn)壓電源和信號源，分別輸出數(shù)字電路系統(tǒng)工作所需的電壓和時鐘信號；

C2：空置AD模塊的輸入端，利用函數(shù)發(fā)生器在AD模塊的輸入端輸入特定頻率及峰峰值的正弦波，通過調(diào)試計算機采集AD模塊輸出端波形，以確認AD通路的正確性；

C3：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第三測試程序，該第三測試程序用以實現(xiàn)DA模塊輸出值為從最小值到最大值，通過高精度電壓表檢測DA模塊輸出能力范圍；通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第四測試程序，該第四測試程序?qū)崿F(xiàn)DA模塊定值輸出，通過高精度電壓表每秒采集1個采樣點，一段時間后計算采樣數(shù)據(jù)的均方差，例如0.5h后采樣；

C4：通過調(diào)試計算機向數(shù)字電路系統(tǒng)的FPGA模塊中燒錄第五測試程序，該第五測試程序用以控制DA模塊輸出臺階電壓，通過高精度電壓表采集一段時間的數(shù)據(jù)后，例如采集10000s時間長度的數(shù)據(jù)，計算每階電壓的均方差，以測試DA輸出均勻度。臺階電壓的生成可以是，第0秒輸出一固定電壓，第1、2、3、4秒保持不變，第5秒DA輸出增加1LSB(最小量化單位)。

參看圖5，搭建第三測試平臺，用來進行DA/DA通路性能測試。第三測試平臺包括：

直流穩(wěn)壓電源51，連接數(shù)字電路系統(tǒng)1的電源接口，用以輸出所需的電壓至數(shù)字電路系統(tǒng)1中；

信號源52，連接數(shù)字電路系統(tǒng)1的時鐘輸入端，用以輸出所需的時鐘信號至數(shù)字電路系統(tǒng)1中；

調(diào)試計算機54，其輸入端連接數(shù)字電路系統(tǒng)1的AD模塊輸出端，用以采集AD模塊輸出端波形，以確認AD通路的正確性，其輸出端連接數(shù)字電路系統(tǒng)的調(diào)試輸入端，向數(shù)字電路系統(tǒng)1的FPGA模塊中燒錄第三測試程序、第四測試程序、第五測試程序；

函數(shù)發(fā)生器53，連接數(shù)字電路系統(tǒng)1的AD模塊輸入端，在AD模塊的輸入端輸入特定頻率及峰峰值的正弦波；

高精度電壓表55，連接數(shù)字電路系統(tǒng)1的DA模塊的輸出端，用以采集一段時間的輸出數(shù)據(jù)，并計算相應(yīng)均方差。

本發(fā)明通過加電前的電源接口阻抗測試，加電后的電壓正確性測試、鎖相環(huán)模塊時鐘測試、DDS準(zhǔn)確度與同源穩(wěn)定度測試、AD/DA通路性能測試，依次對數(shù)字電路系統(tǒng)中協(xié)作的模塊進行測試，可以保證數(shù)字電路系統(tǒng)中主要模塊的功能及性能得到全面的測試，可以有效地評估數(shù)字電路系統(tǒng)的相應(yīng)指標(biāo)，能夠最快速度得到測試結(jié)果，可靠性高。

本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。