本發(fā)明屬于衛(wèi)星導(dǎo)航領(lǐng)域，涉及一種衛(wèi)星導(dǎo)航天線抗干擾處理方法。

背景技術(shù)：

近年來多次局部戰(zhàn)爭(zhēng)的實(shí)踐表明，未來戰(zhàn)爭(zhēng)電子信息系統(tǒng)電磁環(huán)境非常復(fù)雜，電子信息設(shè)備將面臨電子干擾的嚴(yán)重威脅。衛(wèi)星導(dǎo)航技術(shù)因其全天候、廣覆蓋和低成本等特點(diǎn)展示出強(qiáng)大的競(jìng)爭(zhēng)力，被廣泛的使用。但是，衛(wèi)星信號(hào)到達(dá)地球表面的信號(hào)電平約為-130dBmw，如此微弱的信號(hào)，在實(shí)際導(dǎo)航應(yīng)用環(huán)境中，極易受到外來干擾導(dǎo)致衛(wèi)星導(dǎo)航接收機(jī)無法正常工作。通常為衛(wèi)星導(dǎo)航接收機(jī)增加抗干擾設(shè)備以保證衛(wèi)星導(dǎo)航接收機(jī)能正常工作。

目前，常用的抗干擾算法主要有自適應(yīng)調(diào)零抗干擾算法、波束形成抗干擾算法等。該類算法通過空域、空時(shí)聯(lián)合或空頻聯(lián)合對(duì)消掉干擾信號(hào)，實(shí)現(xiàn)抗干擾的目的。但算法在FPGA實(shí)現(xiàn)時(shí)不能做到數(shù)據(jù)的同步處理，會(huì)降低抗干擾算法的性能。

技術(shù)實(shí)現(xiàn)要素：

為了克服現(xiàn)有技術(shù)的不足，本發(fā)明提供一種抗干擾天線調(diào)零算法FPGA實(shí)現(xiàn)的數(shù)據(jù)同步處理方法，該方法可以實(shí)現(xiàn)抗干擾處理數(shù)據(jù)同步的目的，提高抗干擾能力。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案包括以下步驟：

步驟一，對(duì)AD采樣的數(shù)據(jù)進(jìn)行降低一倍速率的降采樣，即AD采樣頻率為fs，降采樣頻率為fs/2；

步驟二，對(duì)降采樣數(shù)據(jù)采用自適應(yīng)調(diào)零算法進(jìn)行抗干擾處理，得到其中為估計(jì)得到的期望信號(hào)；y(n)為期望信號(hào)0；x(n)為n時(shí)刻的陣列天線采樣數(shù)據(jù)，w(n)為計(jì)算的陣列權(quán)值，初始值取[1，0，…，0]，e(n)為n時(shí)刻的陣列輸出誤差，μ為收斂步長(zhǎng)；

步驟三，對(duì)抗干擾處理后的數(shù)據(jù)進(jìn)行兩倍插值處理，插值后信號(hào)輸出速率為fs。

所述抗干擾處理的最小工作頻率為2*fs，每2*fs個(gè)時(shí)鐘，抗干擾處理完成一次權(quán)值計(jì)算，權(quán)值與輸入數(shù)據(jù)相乘后輸出。

所述期望信號(hào)y(n)的取值為0；所述收斂步長(zhǎng)μ的取值為0.0001。

所述的插值處理方法包括插零值和CIC插值。

本發(fā)明的有益效果是：可以使降采樣后的數(shù)據(jù)與權(quán)值達(dá)到同步處理的目的，使當(dāng)前權(quán)值作用于當(dāng)前數(shù)據(jù)，提高抗干擾權(quán)值的計(jì)算精度，提升抗干擾性能。

附圖說明

圖1是數(shù)據(jù)同步處理結(jié)構(gòu)示意圖；

圖2是陣列抗干擾數(shù)據(jù)同步處理構(gòu)圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說明，本發(fā)明包括但不僅限于下述實(shí)施例。

抗干擾調(diào)零算法的數(shù)據(jù)同步處理方法處理框圖如圖1所示，陣列接收信號(hào)通過接收天線、下變頻及AD變換成為數(shù)字信號(hào)輸入到FPGA中，在FPGA中完成抗干擾調(diào)零算法的數(shù)據(jù)同步處理，其實(shí)現(xiàn)步驟如下：

步驟一：數(shù)字降采樣處理

AD采樣頻率fs，因FPGA工作最高時(shí)鐘頻率受到限制，為降低FPGA的最高工作時(shí)鐘，首先對(duì)采樣的數(shù)據(jù)進(jìn)行降采樣。信號(hào)有一定帶寬，降采樣不能使信號(hào)頻率發(fā)生混疊，一般降低一倍速率，即fs/2。

步驟二：高速抗干擾處理

抗干擾一般使用自適應(yīng)調(diào)零算法(公知步驟)，其算法原理為：

其中為估計(jì)得到的期望信號(hào)；y(n)為期望信號(hào)，一般為0；x(n)為n時(shí)刻的陣列天線采樣數(shù)據(jù)，w(n)為計(jì)算的陣列權(quán)值，初始值取[1，0，…，0]，e(n)為n時(shí)刻的陣列輸出誤差，μ為收斂步長(zhǎng)，經(jīng)驗(yàn)值取0.0001。

FPGA進(jìn)程的并行運(yùn)行機(jī)制以及抗干擾算法計(jì)算的延時(shí)影響，當(dāng)前x(n)計(jì)算得到的權(quán)值w(n+1)，不能作用于x(n+1)。為實(shí)現(xiàn)數(shù)據(jù)同步處理，可以提高抗干擾處理速度，即在降采樣輸出數(shù)據(jù)發(fā)生一次變化的時(shí)鐘周期內(nèi)，抗干擾處理完成一次抗干擾權(quán)值的計(jì)算。在降采樣中，信號(hào)采樣頻率降低一倍，自適應(yīng)調(diào)零抗干擾算法計(jì)算一次權(quán)值需要4個(gè)時(shí)鐘周期，抗干擾處理的最小工作頻率為4*fs/2＝2*fs。每2*fs個(gè)時(shí)鐘，抗干擾算法完成一次權(quán)值計(jì)算，權(quán)值與輸入數(shù)據(jù)相乘后輸出?？垢蓴_完輸出的數(shù)據(jù)頻率為fs/2。

步驟三：插值信號(hào)處理

D/A的工作時(shí)鐘為fs，抗干擾FPGA輸出信號(hào)速率應(yīng)該也為fs。抗干擾處理輸出信號(hào)的速率為fs/2，需對(duì)信號(hào)進(jìn)行兩倍插值處理，插值完信號(hào)輸出速率為fs。常用的插值處理方式有兩種：插零值與CIC插值。

對(duì)于4陣元半波長(zhǎng)線性布陣陣列，A/D、D/A及FPGA系統(tǒng)輸入時(shí)鐘為60MHz，抗干擾數(shù)據(jù)同步處理框圖如圖2所示。對(duì)于GPS信號(hào)，信號(hào)帶寬為2MHz，射頻前端處理完后轉(zhuǎn)變?yōu)橹蓄l信號(hào)，中頻頻率為5MHz。經(jīng)過A/D采樣后輸入到FPGA中，在FPGA中的數(shù)據(jù)同步處理方式如下：

步驟一：數(shù)字降采樣處理

GPS中頻信號(hào)頻率為5MHz，信號(hào)帶寬為2MHz，采樣頻率為60MHz，經(jīng)過一倍抽取采樣頻率降低為30MHz，GPS中頻信號(hào)不會(huì)發(fā)生混疊。

步驟二：高速抗干擾處理

抗干擾處理的輸入信號(hào)采樣頻率為30MHz，自適應(yīng)調(diào)零抗干擾處理式(1)完成一次抗干擾處理需要4個(gè)時(shí)鐘周期，抗干擾處理的工作時(shí)鐘為120MHz。

自適應(yīng)調(diào)零算法式(1)，y(n)為期望信號(hào)，取為0值；w(n)為計(jì)算的陣列權(quán)值，初始值取[1，0，…，0]，μ為收斂步長(zhǎng)，取0.0001。

自適應(yīng)調(diào)零算法迭代時(shí)第一步先計(jì)算需要兩個(gè)時(shí)鐘周期，第二步計(jì)算w(n+1)＝w(n)-2μe^H(n)*x(n)，需要兩個(gè)時(shí)鐘周期，e(n)直接取為經(jīng)過四個(gè)時(shí)鐘處理周期，計(jì)算得到w(n+1)權(quán)值，此時(shí)抗干擾輸入數(shù)據(jù)更新為x(n+1)?？垢蓴_輸出的輸出頻率為30MHz。

步驟三：插值信號(hào)處理

D/A的工作時(shí)鐘頻率為60MHz，F(xiàn)PGA輸出信號(hào)速率應(yīng)該也為60MHz?？垢蓴_處理輸出信號(hào)的頻率為30MHz，對(duì)抗干擾處理信號(hào)進(jìn)行兩倍插值處理，插值算法直接使用插零值，插值完成后做相應(yīng)的濾波處理，處理完后信號(hào)的輸出頻率為60MHz，輸出給D/A模塊。