本發(fā)明屬于雷達(dá)回波模擬技術(shù)領(lǐng)域，尤其涉及一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬系統(tǒng)及方法。

背景技術(shù)：

數(shù)據(jù)采集系統(tǒng)具有廣泛的應(yīng)用范圍，在雷達(dá)系統(tǒng)中，主要應(yīng)用于對(duì)雷達(dá)回波的采集與存儲(chǔ)，是雷達(dá)試驗(yàn)設(shè)備中的重要組成部分。一方面，通過(guò)采集和存儲(chǔ)，可以對(duì)重要的試驗(yàn)數(shù)據(jù)進(jìn)行存檔；另一方面，通過(guò)對(duì)大量的采集數(shù)據(jù)進(jìn)行分析，可以完成系統(tǒng)的算法改進(jìn)和功能擴(kuò)展。

雷達(dá)回波模擬器是檢驗(yàn)雷達(dá)性能和信號(hào)處理機(jī)的重要雷達(dá)設(shè)備。研制雷達(dá)系統(tǒng)的過(guò)程中，信號(hào)處理機(jī)需要在不同的環(huán)境下，即在不同的干擾和噪聲等雜波下對(duì)回波信號(hào)進(jìn)行處理，所以信號(hào)處理機(jī)性能的測(cè)試和驗(yàn)證十分重要。以往該測(cè)試主要是在外場(chǎng)進(jìn)行現(xiàn)場(chǎng)測(cè)試，由于天氣環(huán)境和所花費(fèi)的人力和物力資源比較多，并且外界的環(huán)境對(duì)信號(hào)處理機(jī)的性能的測(cè)試也會(huì)產(chǎn)生很大的影響，容易造成誤差，導(dǎo)致真實(shí)環(huán)境中的測(cè)試存在不可避免的隱患，所以雷達(dá)回波模擬器的研制十分重要。

目前使用模擬器模擬雷達(dá)在不同工作環(huán)境下的目標(biāo)信號(hào)，該方法簡(jiǎn)單，容易操作，得到廣泛推廣，但是模擬的雷達(dá)回波信號(hào)畢竟只是近似實(shí)物仿真而來(lái)，與實(shí)際的雷達(dá)回波信號(hào)仍然有一定的差異。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)的不足，本發(fā)明提供一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬系統(tǒng)及方法，能夠保證檢測(cè)雷達(dá)性能和信號(hào)處理機(jī)的準(zhǔn)確性。

為達(dá)到上述目的，本發(fā)明采用如下技術(shù)方案予以實(shí)現(xiàn)。

技術(shù)方案一：

一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬系統(tǒng)，所述雷達(dá)回波模擬系統(tǒng)分別與外部雷達(dá)天線和外部信號(hào)處理機(jī)連接，其特征在于，所述雷達(dá)回波模擬系統(tǒng)包括：主機(jī)板，第一通信模塊，接口板，第二通信模塊，存儲(chǔ)板；外部雷達(dá)天線通過(guò)第一光纖與所述接口板連接，所述接口板通過(guò)第二光纖與外部信號(hào)處理機(jī)連接；

所述主機(jī)板包含：上位機(jī)，CPU處理器，固態(tài)存儲(chǔ)器；所述接口板包含：第一FPGA芯片，光纖收發(fā)器，DDR3緩存模塊；所述存儲(chǔ)板包含：第二FPGA芯片，F(xiàn)LASH控制模塊，F(xiàn)LASH陣列；

其中，所述主機(jī)板與所述接口板通過(guò)第一通信模塊雙向連接，所述接口板與所述存儲(chǔ)板通過(guò)第二通信模塊雙向連接，所述上位機(jī)與所述CPU處理器通過(guò)串口單向連接，所述CPU處理器與所述固態(tài)存儲(chǔ)器通過(guò)總線雙向連接，所述第一FPGA芯片通過(guò)FPGA芯片與光纖收發(fā)器相連的接口與光纖收發(fā)器單向連接，所述第一FPGA芯片通過(guò)FPGA芯片與DDR3芯片互連的接口與DDR3緩存模塊雙向連接，所述第二FPGA芯片通過(guò)FPGA芯片與FLAH芯片相連的控制接口與FLASH控制模塊單向連接，所述FLASH控制模塊通過(guò)FLASH控制總線與FLASH陣列單向連接，所述第二FPGA芯片通過(guò)FPGA芯片與FLAH芯片互連的數(shù)據(jù)接口與FLASH陣列雙向連接。

本發(fā)明技術(shù)方案一的特點(diǎn)和進(jìn)一步的改進(jìn)為：

(1)所述第一通信模塊采用PCI9054芯片實(shí)現(xiàn)，所述第二通信模塊采用CPCI連接器實(shí)現(xiàn)。

(2)所述光纖收發(fā)器包含十路光纖通道，用于采集十路雷達(dá)回波數(shù)據(jù)。

技術(shù)方案二：

一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬方法，所述方法應(yīng)用于如技術(shù)方案一所述的系統(tǒng)，所述方法包括：

步驟1，雷達(dá)回波數(shù)據(jù)采集：

(1a)光纖收發(fā)器通過(guò)光纖實(shí)時(shí)獲取外部雷達(dá)天線接收的雷達(dá)回波數(shù)據(jù)；

(1b)當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)采集指令后，CPU處理器通過(guò)第一通信模塊向第一FPGA芯片發(fā)送所述數(shù)據(jù)采集指令；

(1c)所述第一FPGA芯片接收所述數(shù)據(jù)采集指令，驅(qū)動(dòng)DDR3緩存模塊將所述光纖收發(fā)器獲取到的雷達(dá)回波數(shù)據(jù)進(jìn)行降速并緩存；

(1d)當(dāng)所述DDR3緩存模塊存儲(chǔ)到預(yù)設(shè)的數(shù)據(jù)量后，所述DDR3緩存模塊將緩存的雷達(dá)回波數(shù)據(jù)發(fā)送給所述第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，并將第一級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊存儲(chǔ)到主機(jī)板中的固態(tài)存儲(chǔ)器中；

步驟2，擦FLASH陣列：

(2a)當(dāng)主機(jī)板中的上位機(jī)下發(fā)擦FLASH指令后，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述擦FLASH指令；

(2b)所述第一FPGA芯片將所述擦FLASH指令解碼為擦FLASH選通信號(hào)，并將所述擦FLASH選通信號(hào)通過(guò)所述第二通信模塊發(fā)送給第二FPGA芯片；

(2c)所述第二FPGA芯片接收所述擦FLASH選通信號(hào)，并根據(jù)所述擦FLASH選通信號(hào)對(duì)對(duì)應(yīng)的FLASH陣列進(jìn)行擦除操作；

步驟3，雷達(dá)回波數(shù)據(jù)燒寫(xiě)：

(3a)當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)燒寫(xiě)指令后，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述數(shù)據(jù)燒寫(xiě)指令；

(3b)所述CPU處理器讀取存儲(chǔ)在所述固態(tài)存儲(chǔ)器中的雷達(dá)回波數(shù)據(jù)，并將所述雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊發(fā)送給第一FPGA芯片；

(3c)所述第一FPGA芯片接收所述數(shù)據(jù)燒寫(xiě)指令，將所述數(shù)據(jù)燒寫(xiě)指令解碼為寫(xiě)FLASH選通信號(hào)，將所述寫(xiě)FLASH選通信號(hào)發(fā)送給第二FPGA芯片；且所述第一FPGA芯片對(duì)所述雷達(dá)回波數(shù)據(jù)進(jìn)行第二級(jí)數(shù)據(jù)處理，并將第二級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第二級(jí)通信模塊發(fā)送給第二FPGA芯片；

(3d)所述第二FPGA芯片接收所述寫(xiě)FLASH選通信號(hào)，根據(jù)所述寫(xiě)FLASH選通信號(hào)將接收到的所述第二級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)在FLASH控制模塊的控制下寫(xiě)入FLASH陣列；

步驟4，雷達(dá)回波數(shù)據(jù)回放：

(4a)當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)回放指令后，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述數(shù)據(jù)回放指令；

(4b)所述第一FPGA芯片將所述數(shù)據(jù)回放指令解碼為讀FLASH選通信號(hào)，并將所述讀FLASH選通信號(hào)通過(guò)所述第二通信模塊發(fā)送給第二FPGA芯片；

(4c)所述第二FPGA芯片根據(jù)所述讀FLASH選通信號(hào)，在FLASH控制模塊的控制下讀取FLASH陣列中的雷達(dá)回波數(shù)據(jù)；

(4d)所述第二FPGA芯片將讀取的雷達(dá)回波數(shù)據(jù)通過(guò)所述第二通信模塊發(fā)送給第一FPGA芯片；

(4e)所述第一FPGA芯片對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行第三級(jí)數(shù)據(jù)處理，并驅(qū)動(dòng)所述DDR3緩存模塊對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行緩存和提速；

(4f)所述光纖收發(fā)器實(shí)時(shí)獲取所述DDR3緩存模塊中讀取的雷達(dá)回波數(shù)據(jù)，并將所述讀取的雷達(dá)回波數(shù)據(jù)通過(guò)光纖發(fā)送給外部信號(hào)處理機(jī)。

本發(fā)明技術(shù)方案二的特點(diǎn)和進(jìn)一步的改進(jìn)為：

(1)所述存儲(chǔ)在DDR3緩存模塊中的雷達(dá)回波數(shù)據(jù)為實(shí)部和虛部交錯(cuò)存儲(chǔ)的寬16位的雷達(dá)回波數(shù)據(jù)，步驟1中，第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，具體為：

第一FPGA芯片將實(shí)部和虛部交錯(cuò)存儲(chǔ)的位寬為16的雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為高16位為實(shí)部、低16位為虛部，且位寬為32的雷達(dá)回波數(shù)據(jù)。

(2)步驟3中，第一FPGA芯片對(duì)所述雷達(dá)回波數(shù)據(jù)進(jìn)行第二級(jí)數(shù)據(jù)處理，具體為：

第一FPGA芯片將一路32位的雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為十路并行的64位雷達(dá)回波信號(hào)。

(3)步驟4中，第一FPGA芯片對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行第三級(jí)數(shù)據(jù)處理，具體為：

第一FPGA芯片將十路64位的雷達(dá)回波信號(hào)轉(zhuǎn)換為一路160位的雷達(dá)回波信號(hào)，并將高位補(bǔ)零至256位。

(4)步驟2中，所述擦FLASH指令為全部擦指令或者部分擦指令；

所述全部擦指令包含一位控制信號(hào)，用于指示將FLASH陣列全部擦除；所述部分擦指令中攜帶有擦FLASH陣列的起始地址和擦除數(shù)據(jù)量，用于指示將FLASH陣列進(jìn)行部分擦除，所述擦除數(shù)據(jù)量以頁(yè)為單位。

(5)步驟3中，所述數(shù)據(jù)燒寫(xiě)指令為全部燒寫(xiě)指令或者部分燒寫(xiě)指令；

所述全部燒寫(xiě)指令包含一位控制信號(hào)，用于指示將FLASH陣列全部燒寫(xiě)；所述部分燒寫(xiě)指令中攜帶有燒寫(xiě)FLASH陣列的起始地址和燒寫(xiě)數(shù)據(jù)量，用于指示對(duì)FLASH陣列進(jìn)行部分燒寫(xiě)，所述燒寫(xiě)數(shù)據(jù)量以頁(yè)為單位。

(6)步驟4中，所述數(shù)據(jù)回放指令為全部回放指令或者部分回放指令；

所述全部回放指令包含一位控制信號(hào)，用于指示將FLASH陣列中存儲(chǔ)的雷達(dá)回波數(shù)據(jù)全部進(jìn)行回放；所述部分回放指令中攜帶有回放FLASH陣列的起始地址和回放數(shù)據(jù)量，用于指示對(duì)FLASH陣列中存儲(chǔ)的雷達(dá)回波數(shù)據(jù)進(jìn)行部分回放，所述回放數(shù)據(jù)量以頁(yè)為單位。

本發(fā)明的有益效果：

(1)本發(fā)明集數(shù)據(jù)采集與雷達(dá)回波模擬回放為一體，打破了數(shù)據(jù)采集與雷達(dá)回波模擬回放各樹(shù)一幟格局，也打破了雷達(dá)回波模擬器只通過(guò)產(chǎn)生近似實(shí)物的模擬雷達(dá)回波信號(hào)進(jìn)行試驗(yàn)的弊端，不僅提升了檢驗(yàn)雷達(dá)性能和信號(hào)處理機(jī)的準(zhǔn)確率，也節(jié)約了更多的人力與物力；(2)本發(fā)明使用了能控制讀寫(xiě)地址的FLASH陣列作為從數(shù)據(jù)采集到數(shù)據(jù)回放的中間存儲(chǔ)對(duì)象，可以有效的實(shí)現(xiàn)對(duì)回放數(shù)據(jù)的數(shù)據(jù)量大小控制，繼而實(shí)現(xiàn)對(duì)采集的雷達(dá)回波信號(hào)進(jìn)行相應(yīng)脈沖截取的功能，同時(shí)，可提升檢驗(yàn)雷達(dá)性能和信號(hào)處理機(jī)的效率。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實(shí)施例提供的集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬系統(tǒng)的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的主機(jī)板的結(jié)構(gòu)示意圖；

圖3為本發(fā)明實(shí)施例提供的接口板的結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例提供的存儲(chǔ)板的結(jié)構(gòu)示意圖；

圖5為本發(fā)明實(shí)施例提供的擦FLASH陣列與數(shù)據(jù)燒寫(xiě)過(guò)程的原理示意圖；

其中，標(biāo)號(hào)1為所述步驟1的數(shù)據(jù)采集時(shí)雷達(dá)回波數(shù)據(jù)流向通路；標(biāo)號(hào)2為所述步驟3的數(shù)據(jù)燒寫(xiě)時(shí)的雷達(dá)回波數(shù)據(jù)流向通路；標(biāo)號(hào)3為所述步驟4的數(shù)據(jù)回放時(shí)雷達(dá)回波數(shù)據(jù)流向通路；標(biāo)號(hào)4為FLASH陣列；標(biāo)號(hào)5為存有舊數(shù)據(jù)的FLASH陣列；標(biāo)號(hào)6為空的FLASH陣列；標(biāo)號(hào)7為存有新數(shù)據(jù)的FLASH陣列。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明實(shí)施例提供一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬系統(tǒng)，如圖1所示，所述雷達(dá)回波模擬系統(tǒng)分別與外部雷達(dá)天線和外部信號(hào)處理機(jī)連接，所述雷達(dá)回波模擬系統(tǒng)包括：主機(jī)板，第一通信模塊，接口板，第二通信模塊，存儲(chǔ)板；外部雷達(dá)天線通過(guò)第一光纖與所述接口板連接，所述接口板通過(guò)第二光纖與外部信號(hào)處理機(jī)連接；

如圖2所示，所述主機(jī)板包含：上位機(jī)，CPU處理器，固態(tài)存儲(chǔ)器；所示固態(tài)存儲(chǔ)器用于存儲(chǔ)采集的雷達(dá)回波數(shù)據(jù)，上位機(jī)用于設(shè)置發(fā)出各個(gè)控制指令，所述控制指令至少包括：數(shù)據(jù)采集指令、擦FLASH指令、數(shù)據(jù)燒寫(xiě)指令、數(shù)據(jù)回放指令。

如圖3所示，所述接口板包含：第一FPGA芯片，光纖收發(fā)器，DDR3緩存模塊；第一FPGA芯片起到對(duì)光纖收發(fā)器和DDR緩存模塊的控制作用以及數(shù)據(jù)處理作用。

如圖4所示，所述存儲(chǔ)板包含：第二FPGA芯片，F(xiàn)LASH控制模塊，F(xiàn)LASH陣列；第二FPGA芯片通過(guò)控制FLASH控制模塊控制FLASH陣列的擦、讀、寫(xiě)。

其中，所述主機(jī)板與所述接口板通過(guò)第一通信模塊雙向連接，所述接口板與所述存儲(chǔ)板通過(guò)第二通信模塊雙向連接，所述上位機(jī)與所述CPU處理器通過(guò)串口單向連接，所述CPU處理器與所述固態(tài)存儲(chǔ)器通過(guò)總線雙向連接，所述第一FPGA芯片通過(guò)FPGA芯片與光纖收發(fā)器相連的接口與光纖收發(fā)器單向連接，所述第一FPGA芯片通過(guò)FPGA芯片與DDR3芯片互連的接口與DDR3緩存模塊雙向連接，所述第二FPGA芯片通過(guò)FPGA芯片與FLAH芯片相連的控制接口與FLASH控制模塊單向連接，所述FLASH控制模塊通過(guò)FLASH控制總線與FLASH陣列單向連接，所述第二FPGA芯片通過(guò)FPGA芯片與FLAH芯片互連的數(shù)據(jù)接口與FLASH陣列雙向連接。

具體的，所述第一通信模塊采用PCI9054芯片實(shí)現(xiàn)，這也是借用了PCI總線即插即用的優(yōu)點(diǎn)。系統(tǒng)加電時(shí)，B IOS檢測(cè)PCI總線，確定所有連接在PCI總線上的設(shè)備以及它們的配置要求，并進(jìn)行系統(tǒng)的自動(dòng)配置，這也就完成了接口板與主機(jī)板的連接。

所述第二通信模塊采用CPCI連接器(Compact PCI連接器)實(shí)現(xiàn)，完成接口板與存儲(chǔ)板的連接。

示例性的，所述固態(tài)存儲(chǔ)器的穩(wěn)定工作速度可以達(dá)到33MB/s，存儲(chǔ)容量為1000GB。

示例性的，所述光纖收發(fā)器包括十路光纖通道，即可以采集十路雷達(dá)回波信號(hào)數(shù)據(jù)。

本發(fā)明實(shí)施例還提供一種集回波信號(hào)采集與回放為一體的雷達(dá)回波模擬方法，所述方法應(yīng)用于上述實(shí)施例所述的系統(tǒng)，所述方法包括：

步驟1，雷達(dá)回波數(shù)據(jù)采集：

如圖1中的通路1所示，光纖收發(fā)器通過(guò)光纖實(shí)時(shí)獲取外部雷達(dá)天線接收的雷達(dá)回波數(shù)據(jù)；當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)采集指令后，CPU處理器通過(guò)第一通信模塊向第一FPGA芯片發(fā)送所述數(shù)據(jù)采集指令；所述第一FPGA芯片接收所述數(shù)據(jù)采集指令，驅(qū)動(dòng)DDR3緩存模塊將所述光纖收發(fā)器獲取到的雷達(dá)回波數(shù)據(jù)進(jìn)行降速并緩存；當(dāng)所述DDR3緩存模塊存儲(chǔ)到預(yù)設(shè)的數(shù)據(jù)量后，所述DDR3緩存模塊將緩存的雷達(dá)回波數(shù)據(jù)發(fā)送給所述第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，并將第一級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊存儲(chǔ)到主機(jī)板中的固態(tài)存儲(chǔ)器中，從而完成雷達(dá)回波數(shù)據(jù)的采集。

進(jìn)一步的，所述存儲(chǔ)在DDR3緩存模塊中的雷達(dá)回波數(shù)據(jù)為實(shí)部和虛部交錯(cuò)存儲(chǔ)的寬16位的雷達(dá)回波數(shù)據(jù)，步驟1中，第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，具體為：第一FPGA芯片將實(shí)部和虛部交錯(cuò)存儲(chǔ)的位寬為16的雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為高16位為實(shí)部、低16位為虛部，且位寬為32的雷達(dá)回波數(shù)據(jù)。

需要說(shuō)明的是，步驟1中采集雷達(dá)回波數(shù)據(jù)的數(shù)量可以通過(guò)更改控制DDR3緩存模塊一次寫(xiě)入的數(shù)據(jù)量參數(shù)來(lái)控制。

還需要說(shuō)明的是，所述DDR3緩存模塊包含第一DDR3緩存器和第二DDR3緩存器，當(dāng)?shù)谝籉PGA芯片接收所述數(shù)據(jù)采集指令時(shí)，驅(qū)動(dòng)第一DDR3緩存器將所述光纖收發(fā)器獲取到的雷達(dá)回波數(shù)據(jù)進(jìn)行降速并緩存；當(dāng)所述第一DDR3緩存器存儲(chǔ)到預(yù)設(shè)的數(shù)據(jù)量后，所述第一DDR3緩存器將緩存的雷達(dá)回波數(shù)據(jù)發(fā)送給所述第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，并將第一級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊存儲(chǔ)到主機(jī)板中的固態(tài)存儲(chǔ)器中，為保證采集數(shù)據(jù)不間斷，與此同時(shí)，第一FPGA芯片驅(qū)動(dòng)第二DDR3緩存器將所述光纖收發(fā)器獲取到的雷達(dá)回波數(shù)據(jù)進(jìn)行降速并緩存；當(dāng)所述第二DDR3緩存器存儲(chǔ)到預(yù)設(shè)的數(shù)據(jù)量后，所述第二DDR3緩存器將緩存的雷達(dá)回波數(shù)據(jù)發(fā)送給所述第一FPGA芯片進(jìn)行第一級(jí)數(shù)據(jù)處理，并將第一級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊存儲(chǔ)到主機(jī)板中的固態(tài)存儲(chǔ)器中，并與此同時(shí)，第一FPGA芯片再次驅(qū)動(dòng)第一DDR3緩存器將所述光纖收發(fā)器獲取到的雷達(dá)回波數(shù)據(jù)進(jìn)行降速并緩存，以此往復(fù)，達(dá)到乒乓緩存，不丟數(shù)據(jù)的目的。

步驟2，擦FLASH陣列：

當(dāng)主機(jī)板中的上位機(jī)下發(fā)擦FLASH指令后，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述擦FLASH指令；所述第一FPGA芯片將所述擦FLASH指令解碼為擦FLASH選通信號(hào)，并將所述擦FLASH選通信號(hào)通過(guò)所述第二通信模塊發(fā)送給第二FPGA芯片；所述第二FPGA芯片接收所述擦FLASH選通信號(hào)，并根據(jù)所述擦FLASH選通信號(hào)對(duì)對(duì)應(yīng)的FLASH陣列進(jìn)行擦除操作。

具體的，所述擦FLASH指令為全部擦指令或者部分擦指令；

所述全部擦指令包含一位控制信號(hào)，用于指示將FLASH陣列全部擦除；所述部分擦指令中攜帶有擦FLASH陣列的起始地址和擦除數(shù)據(jù)量，用于指示將FLASH陣列進(jìn)行部分擦除，所述擦除數(shù)據(jù)量以頁(yè)為單位。

示例性的，由圖5的前兩個(gè)步驟可以看出FLASH陣列擦之前與FLASH陣列擦之后的狀態(tài)，所述圖5中以部分擦為實(shí)例，當(dāng)發(fā)送的為全部擦指令時(shí)，第二個(gè)框圖里應(yīng)該全為標(biāo)注6一樣的FLASH芯片，即FLASH陣列全為空。

步驟3，雷達(dá)回波數(shù)據(jù)燒寫(xiě)：

當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)燒寫(xiě)指令后，如圖1的通路2所示，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述數(shù)據(jù)燒寫(xiě)指令；所述CPU處理器讀取存儲(chǔ)在所述固態(tài)存儲(chǔ)器中的雷達(dá)回波數(shù)據(jù)，并將所述雷達(dá)回波數(shù)據(jù)通過(guò)所述第一通信模塊發(fā)送給第一FPGA芯片；所述第一FPGA芯片接收所述數(shù)據(jù)燒寫(xiě)指令，將所述數(shù)據(jù)燒寫(xiě)指令解碼為寫(xiě)FLASH選通信號(hào)，將所述寫(xiě)FLASH選通信號(hào)發(fā)送給第二FPGA芯片；且所述第一FPGA芯片對(duì)所述雷達(dá)回波數(shù)據(jù)進(jìn)行第二級(jí)數(shù)據(jù)處理，并將第二級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)通過(guò)所述第二級(jí)通信模塊發(fā)送給第二FPGA芯片；所述第二FPGA芯片接收所述寫(xiě)FLASH選通信號(hào)，根據(jù)所述寫(xiě)FLASH選通信號(hào)將接收到的所述第二級(jí)數(shù)據(jù)處理后的雷達(dá)回波數(shù)據(jù)在FLASH控制模塊的控制下寫(xiě)入FLASH陣列。

進(jìn)一步的，步驟3中，第一FPGA芯片對(duì)所述雷達(dá)回波數(shù)據(jù)進(jìn)行第二級(jí)數(shù)據(jù)處理，具體為：第一FPGA芯片將一路32位的雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為十路并行的64位雷達(dá)回波信號(hào)。

具體的，所述數(shù)據(jù)燒寫(xiě)指令為全部燒寫(xiě)指令或者部分燒寫(xiě)指令；

所述全部燒寫(xiě)指令包含一位控制信號(hào)，用于指示將FLASH陣列全部燒寫(xiě)；所述部分燒寫(xiě)指令中攜帶有燒寫(xiě)FLASH陣列的起始地址和燒寫(xiě)數(shù)據(jù)量，用于指示對(duì)FLASH陣列進(jìn)行部分燒寫(xiě)，所述燒寫(xiě)數(shù)據(jù)量以頁(yè)為單位。

由圖5的后兩個(gè)步驟可以形象的看出寫(xiě)FLASH陣列之前與寫(xiě)FLASH陣列之后的狀態(tài)，所述圖5中以部分寫(xiě)為實(shí)例，而當(dāng)發(fā)送的為全部寫(xiě)指令時(shí)，應(yīng)建立在所述步驟3中的全部擦的基礎(chǔ)上，否則將出現(xiàn)錯(cuò)誤。圖5中的部分寫(xiě)指令所攜帶的寫(xiě)FLASH陣列的起始地址與所述步驟3部分擦FLASH陣列的起始地址相同，寫(xiě)FLASH陣列的數(shù)據(jù)量小于所述步驟3部分擦FLASH陣列的數(shù)據(jù)量。當(dāng)寫(xiě)FLASH陣列的數(shù)據(jù)量也等于所述步驟3部分擦FLASH陣列的數(shù)據(jù)量時(shí)，中間的兩塊空的FLASH陣列應(yīng)該與標(biāo)注7相同。

步驟4，雷達(dá)回波數(shù)據(jù)回放：

(4a)當(dāng)主機(jī)板中的上位機(jī)下發(fā)數(shù)據(jù)回放指令后，CPU處理器通過(guò)所述第一通信模塊向所述第一FPGA芯片發(fā)送所述數(shù)據(jù)回放指令；

(4b)所述第一FPGA芯片將所述數(shù)據(jù)回放指令解碼為讀FLASH選通信號(hào)，并將所述讀FLASH選通信號(hào)通過(guò)所述第二通信模塊發(fā)送給第二FPGA芯片；

(4c)所述第二FPGA芯片根據(jù)所述讀FLASH選通信號(hào)，在FLASH控制模塊的控制下讀取FLASH陣列中的雷達(dá)回波數(shù)據(jù)；

(4d)所述第二FPGA芯片將讀取的雷達(dá)回波數(shù)據(jù)通過(guò)所述第二通信模塊發(fā)送給第一FPGA芯片；

(4e)所述第一FPGA芯片對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行第三級(jí)數(shù)據(jù)處理，并驅(qū)動(dòng)所述DDR3緩存模塊對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行緩存和提速；

進(jìn)一步的，步驟4中，第一FPGA芯片對(duì)所述讀取的雷達(dá)回波數(shù)據(jù)進(jìn)行第三級(jí)數(shù)據(jù)處理，具體為：第一FPGA芯片將十路64位的雷達(dá)回波信號(hào)轉(zhuǎn)換為一路160位的雷達(dá)回波信號(hào)，并將高位補(bǔ)零至256位。

(4f)所述光纖收發(fā)器實(shí)時(shí)獲取所述DDR3緩存模塊中讀取的雷達(dá)回波數(shù)據(jù)，并將所述讀取的雷達(dá)回波數(shù)據(jù)通過(guò)光纖發(fā)送給外部信號(hào)處理機(jī)。

具體的，所述數(shù)據(jù)回放指令為全部回放指令或者部分回放指令；

所述全部回放指令包含一位控制信號(hào)，用于指示將FLASH陣列中存儲(chǔ)的雷達(dá)回波數(shù)據(jù)全部進(jìn)行回放；所述部分回放指令中攜帶有回放FLASH陣列的起始地址和回放數(shù)據(jù)量，用于指示對(duì)FLASH陣列中存儲(chǔ)的雷達(dá)回波數(shù)據(jù)進(jìn)行部分回放，所述回放數(shù)據(jù)量以頁(yè)為單位。

本發(fā)明集數(shù)據(jù)采集與雷達(dá)回波模擬回放為一體，打破了數(shù)據(jù)采集與雷達(dá)回波模擬回放各樹(shù)一幟格局，也打破了雷達(dá)回波模擬器只通過(guò)產(chǎn)生近似實(shí)物的模擬雷達(dá)回波信號(hào)進(jìn)行試驗(yàn)的弊端，不僅提升了檢驗(yàn)雷達(dá)性能和信號(hào)處理機(jī)的準(zhǔn)確率，也節(jié)約了更多的人力與物力；本發(fā)明使用了能控制讀寫(xiě)地址的FLASH陣列作為從數(shù)據(jù)采集到數(shù)據(jù)回放的中間存儲(chǔ)對(duì)象，可以有效的實(shí)現(xiàn)對(duì)回放數(shù)據(jù)的數(shù)據(jù)量大小控制，繼而實(shí)現(xiàn)對(duì)采集的雷達(dá)回波信號(hào)進(jìn)行相應(yīng)脈沖截取的功能，同時(shí)，可提升檢驗(yàn)雷達(dá)性能和信號(hào)處理機(jī)的效率。

本領(lǐng)域普通技術(shù)人員可以理解：實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過(guò)程序指令相關(guān)的硬件來(lái)完成，前述的程序可以存儲(chǔ)于計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括：ROM、RAM、磁碟或者光盤(pán)等各種可以存儲(chǔ)程序代碼的介質(zhì)。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。