本實用新型涉及半導(dǎo)體測試技術(shù)領(lǐng)域，特別是涉及一種接觸電阻測試結(jié)構(gòu)。

背景技術(shù)：

FinFET是一種立體的結(jié)構(gòu)，閘門成類似魚鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。這種設(shè)計可以大幅改善電路控制并減少漏電流(leakage)，也可以大幅縮短晶體管的閘長，進而有利于減小芯片的關(guān)鍵尺寸，而關(guān)鍵尺寸的減小則意味著在芯片上可以放置更多的芯片，進而帶來器件性能的提升，目前在32nm及以下技術(shù)節(jié)點的半導(dǎo)體晶體管器件均采用了FinFET架構(gòu)。隨著CMOS器件尺寸的不斷縮小，寄生外電阻(Rext)成為限制晶體管性能的主要因素，寄生外電阻主要包括金屬和半導(dǎo)體(源區(qū)/漏區(qū))之間的接觸電阻(Rc)。

通常情況下，TLM(傳輸線矩陣)結(jié)構(gòu)用于測量接觸電阻，對于硅化物的第一階段工藝，硅化物的電阻是很容易獲得的，所以接觸插塞的電阻也很方便通過TLM結(jié)構(gòu)計算得出，但是，對于硅化物的后段工藝，它的薄層/表面電阻會受到接觸插塞(CT)的電阻Rc的影響，所以，TLM(傳輸線矩陣)結(jié)構(gòu)就不能很精確地計算接觸插塞的電阻。

在現(xiàn)有的技術(shù)中，第一個金屬接觸插塞(Contact)的關(guān)鍵尺寸很難控制且其圖形輪廓很差，這是因為隨著關(guān)鍵尺寸(Critical Dimension，CD)的減小，現(xiàn)在光刻機很難保證所有pitch(間距)環(huán)境的金屬接觸插塞的圖案都能夠做到和設(shè)計的一樣。

所以，提供一種能夠準確測得接觸電阻的測試結(jié)構(gòu)實屬必要。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本實用新型的目的在于提供一種接觸電阻測試結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中接觸插塞的關(guān)鍵尺寸難以實現(xiàn)、接觸電阻的計算不精確的問題。

為實現(xiàn)上述目的，本實用新型提供一種接觸電阻測試結(jié)構(gòu)，適用于測量FinFET的接觸電阻，包括一有源區(qū)，所述有源區(qū)上形成有若干鰭狀結(jié)構(gòu)，所述鰭狀結(jié)構(gòu)連接若干相互平行且垂直于所述鰭狀結(jié)構(gòu)的接觸插塞，所述鰭狀結(jié)構(gòu)的周圍還設(shè)有若干與所述接觸插塞平行的虛擬插塞，所述虛擬插塞適于改變所述接觸插塞周圍的光照環(huán)境以便于所述接觸插塞的尺寸實現(xiàn)。

于本實用新型的一實施方式中，所述有源區(qū)內(nèi)形成有阱區(qū)，所述阱區(qū)上設(shè)有源/漏極區(qū)，所述源/漏極區(qū)上蝕刻有第一硅凹陷區(qū)和第二硅凹陷區(qū)；所述鰭狀結(jié)構(gòu)的兩端分別位于所述第一硅凹陷區(qū)和所述第二硅凹陷區(qū)上；所述鰭狀結(jié)構(gòu)的一端連接有一個所述接觸插塞，所述鰭狀結(jié)構(gòu)的另一端連接有兩個所述接觸插塞。

于本實用新型的一實施方式中，所述虛擬插塞包括多個第一虛擬插塞和多個第二虛擬插塞；所述第一虛擬插塞設(shè)有兩排，且分別位于所述鰭狀結(jié)構(gòu)的兩側(cè)并與所述鰭狀結(jié)構(gòu)相隔一定的間距，所述第一虛擬插塞均置于所述鰭狀結(jié)構(gòu)兩端相鄰的接觸插塞之間；所述第二虛擬插塞與所述接觸插塞位于同一層，并通過所述接觸插塞與所述第一虛擬插塞隔開，所述第二虛擬插塞與所述鰭狀結(jié)構(gòu)相連接。

于本實用新型的一實施方式中，所述接觸插塞均連接有連接插塞。

于本實用新型的一實施方式中，所述連接插塞接電流源或電壓表。

于本實用新型的一實施方式中，所述FinFET的接觸電阻包括硅化物電阻和接觸插塞電阻。

于本實用新型的一實施方式中，所述硅化物為SiGe或SiP。

于本實用新型的一實施方式中，所述阱區(qū)和源/漏極區(qū)具有相同的摻雜類型，所述阱區(qū)和源/漏極區(qū)同時為P型離子摻雜或N型離子摻雜。

于本實用新型的一實施方式中，所述虛擬插塞的尺寸與所述接觸插塞的尺寸相同。

如上所述，本實用新型的接觸電阻測試結(jié)構(gòu)，具有以下有益效果：

1、在鰭狀結(jié)構(gòu)的周圍設(shè)有若干與接觸插塞平行的虛擬插塞，虛擬插塞用于改變接觸插塞周圍的光照環(huán)境以便于接觸插塞關(guān)鍵尺寸的控制；

2、插入虛擬插塞后，有效的金屬插塞更加接近真實的晶體管，與相應(yīng)的晶體管級模型相比，該結(jié)構(gòu)能夠獲得更高仿真精度的接觸電阻值。

附圖說明

圖1為本實用新型接觸電阻測試結(jié)構(gòu)的俯視示意圖。

圖2為本實用新型接觸電阻測試結(jié)構(gòu)用于N型半導(dǎo)體器件的電路示意圖。

圖3為本實用新型接觸電阻測試結(jié)構(gòu)用于P型半導(dǎo)體器件的電路示意圖。

元件標號說明

1 鰭狀結(jié)構(gòu)

2 接觸插塞

31 第一虛擬插塞

32 第二虛擬插塞

4 阱區(qū)

51 第一硅凹陷區(qū)

52 第二硅凹陷區(qū)

6 連接插塞

7 金屬層間介質(zhì)

具體實施方式

以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本實用新型的其他優(yōu)點及功效。

請參閱圖1至圖3。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實用新型所能產(chǎn)生的功效及所能達成的目的下，均應(yīng)仍落在本實用新型所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當亦視為本實用新型可實施的范疇。

請參閱圖1，本實用新型提供一種接觸電阻測試結(jié)構(gòu)，適用于測量FinFET的接觸電阻，包括一有源區(qū)(未示出)，所述有源區(qū)上形成有若干鰭狀結(jié)構(gòu)1，所述鰭狀結(jié)構(gòu)1連接若干相互平行且垂直于所述鰭狀結(jié)構(gòu)1的接觸插塞2，所述鰭狀結(jié)構(gòu)1的周圍還設(shè)有若干與所述接觸插塞2平行的虛擬插塞，所述虛擬插塞適于改變所述接觸插塞2周圍的光照環(huán)境以便于所述接觸插塞2的尺寸實現(xiàn)。

作為示例，所述有源區(qū)內(nèi)形成有阱區(qū)4，所述阱區(qū)4上設(shè)有源/漏極區(qū)，所述源/漏極區(qū)上蝕刻有第一硅凹陷區(qū)51和第二硅凹陷區(qū)52；所述鰭狀結(jié)構(gòu)1的兩端分別位于所述第一硅凹陷區(qū)51和所述第二硅凹陷區(qū)52上；所述鰭狀結(jié)構(gòu)1的一端連接有一個所述接觸插塞2，所述鰭狀結(jié)構(gòu)1的另一端連接有兩個所述接觸插塞2。相比所述虛擬插塞，該三個接觸插塞2為測試電路中有效的元器件。

作為示例，所述阱區(qū)4和源/漏極區(qū)具有相同的摻雜類型，所述阱區(qū)4和源/漏極區(qū)同時為P型離子摻雜或N型離子摻雜。

圖2為本實用新型接觸電阻測試結(jié)構(gòu)用于N型半導(dǎo)體器件的電路示意圖。圖中所述接觸插塞2通過金屬層間介質(zhì)7(IMD)隔開，所述阱區(qū)4為輕摻雜的N型離子，所述硅化物為SiP。當然，本實用新型接觸電阻測試結(jié)構(gòu)同樣適用于P型半導(dǎo)體器件的接觸電阻測試，如圖3所示，所述阱區(qū)4為輕摻雜的P型離子，所述硅化物為SiGe。

作為示例，所述虛擬插塞包括多個第一虛擬插塞31和多個第二虛擬插塞32；所述第一虛擬插塞31設(shè)有兩排，且分別位于所述鰭狀結(jié)構(gòu)1的兩側(cè)并與所述鰭狀結(jié)構(gòu)1相隔一定的間距，所述第一虛擬插塞31均置于所述鰭狀結(jié)構(gòu)1兩端相鄰的接觸插塞2之間；所述第二虛擬插塞32與所述接觸插塞2位于同一層，并通過所述接觸插塞2與所述第一虛擬插塞31隔開，所述第二虛擬插塞32與所述鰭狀結(jié)構(gòu)1相連接。

需要注意的是，所述第一虛擬插塞31設(shè)有兩排，且分別位于所述鰭狀結(jié)構(gòu)1的兩側(cè)并與所述鰭狀結(jié)構(gòu)1相隔一定的間距，也即所述第一虛擬插塞31不與所述鰭狀結(jié)構(gòu)1連接，保證了其不會影響接觸電阻。第一虛擬插塞31的數(shù)量可以根據(jù)需求而進行設(shè)定，為了保證所述鰭狀結(jié)構(gòu)1兩側(cè)的均勻性和測試的方便，兩側(cè)第一虛擬插塞31的數(shù)量優(yōu)選為相同。同時為了進一步改善電阻的均勻性，本領(lǐng)域技術(shù)人員應(yīng)當理解，在不違反芯片設(shè)計規(guī)則的前提下，根據(jù)需要可在FinFET器件中設(shè)置更多的第一虛擬插塞31以帶來更好的電阻均勻性的改善。

作為示例，所述接觸插塞2均連接有連接插塞6。如圖1所示，三個所述接觸插塞2中，其中，靠近所述鰭狀結(jié)構(gòu)1左端的所述接觸插塞2上設(shè)有一個所述連接插塞6，用于電流的輸出端；靠近所述鰭狀結(jié)構(gòu)1右端的兩個所述接觸插塞2中，左邊的接觸插塞2(靠近所述第一虛擬插塞31)的兩端均設(shè)有所述連接插塞6，分別用于電流輸入和電壓測試端，右邊的接觸插塞2(靠近所述第二虛擬插塞32)的一端設(shè)有所述連接插塞6，用于電壓測試。

作為示例，所述連接插塞6接電流源或電壓表。

需要說明的是，本實用新型的接觸電阻測試結(jié)構(gòu)屬于開爾文式測試結(jié)構(gòu)。開爾文四線檢測(Kelvin Four-terminal sensing)也被稱之為四端子檢測(4T檢測，4T sensing)、四線檢測或4點探針法，它是一種電阻抗測量技術(shù)，使用單獨的對載電流和電壓檢測電極，相比傳統(tǒng)的兩個終端(2T)傳感能夠進行更精確的測量。開爾文四線檢測被用于一些歐姆表和阻抗分析儀，并在精密應(yīng)變計和電阻溫度計的接線配置。也可用于測量薄膜的薄層電阻。四線檢測的關(guān)鍵優(yōu)點是分離的電流和電壓的電極，消除了布線和接觸電阻的阻抗。

如圖2和圖3所示，測試時，將恒電流源的正極端接在右邊靠近第一虛擬插塞31的所述接觸插塞2上的一個連接插塞6上，負極端接在左邊的所述接觸插塞2上的連接插塞6上，并將電壓表接在其余的兩個所述連接插塞6上。由于所述FinFET的接觸電阻包括硅化物電阻Rw和接觸插塞2電阻Rc，若施加的電流為I，并測得電壓差為V2-V1，則R(接觸電阻)＝Rw(硅化物的電阻)+Rc(接觸插塞2的電阻)＝(V2-V1)/I

作為示例，所述虛擬插塞的尺寸與所述接觸插塞2的尺寸相同。圖1中的所述虛擬插塞的大小只是示意圖，實際上所述虛擬插塞的尺寸與所述接觸插塞2的尺寸相同，本領(lǐng)域技術(shù)人員可根據(jù)實際需求來進行虛擬插塞尺寸的具體選擇，在此不予贅述。

如上所述，本實用新型的接觸電阻測試結(jié)構(gòu)，在鰭狀結(jié)構(gòu)的周圍設(shè)有若干與接觸插塞平行的虛擬插塞，虛擬插塞用于改變接觸插塞周圍的光照環(huán)境以便于接觸插塞關(guān)鍵尺寸的控制；插入虛擬插塞后，有效的金屬插塞更加接近真實的晶體管，與相應(yīng)的晶體管級模型相比，該結(jié)構(gòu)能夠獲得更高仿真精度的接觸電阻值。

上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術(shù)的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本實用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實用新型的權(quán)利要求所涵蓋。