本發(fā)明屬于提高智能變電站合并單元可靠采樣的設計方法領域，特別涉及一種數(shù)據(jù)采樣方法及用于數(shù)據(jù)采樣的合并單元。

背景技術：

合并單元是模擬式和電子式互感器與二次保護控制設備接口的重要組成部分，它對電子式電流、電壓互感器通過采集器輸出的數(shù)字量進行合并和處理，也可以直接對模擬式互感器輸出的模擬量進行轉換后進行合并處理，按IEC 61850-9-2標準轉換成以太網(wǎng)數(shù)據(jù)，再通過光纖輸出到過程層網(wǎng)絡或相關的智能電子設備。合并單元是智能變電站的數(shù)據(jù)源，也是間隔層設備運行的驅(qū)動器，裝置的穩(wěn)定性、采集數(shù)據(jù)的精度都是智能變電站穩(wěn)定運行的基礎。由于在智能變電站中合并單元設備所處的關鍵位置和重要功能，它的損壞或誤動作將會直接導致保護裝置閉鎖或者誤動作，間接導致停電或誤送電，引起災難性后果。

另一方面，合并單元等過程層設備在變電站中處于一次設備和二次系統(tǒng)的結合部，均按照分布式和就地化方案安裝在一次設備旁的智能組件柜內(nèi)。和主控室相比，組件柜的抗電磁干擾能力和溫度調(diào)節(jié)能力要弱得多，加之組件柜直接安置在室外，距離一次設備很近，按照傳統(tǒng)的電子設計方案的設備，在此環(huán)境下強干擾可能會直接觸發(fā)芯片管腳狀態(tài)或者改寫內(nèi)存數(shù)據(jù)，導致的誤動幾率將大大增加。提高抗干擾能力可以增加戶外柜的厚度和體積，但是投入巨大，達到效果有限，因此更需要研究提高設備自身抗干擾能力。

綜上所述，智能變電站對合并單元在高溫、強電磁干擾等惡劣環(huán)境的采樣可靠性要求極高，提高合并單元設備的采樣可靠性是智能變電站產(chǎn)品設計的重點工作。

為防止電子式互感器采集錯誤及模數(shù)處理單元出錯，《智能變電站繼電保護技術規(guī)范》要求“電子式互感器內(nèi)應由兩路獨立的采樣系統(tǒng)進行采集，每路采樣系統(tǒng)應采用雙A/D系統(tǒng)接入MU，每個MU輸出兩路數(shù)字采樣值由同一路通道進入一套保護裝置，以滿足雙重化保護相互完全獨立的要求”。這就要求每套電子互感器內(nèi)應配置兩個保護用傳感元件，每個傳感元件由兩路獨立的采樣系統(tǒng)進行采集(雙A/D系統(tǒng))，兩路采樣系統(tǒng)數(shù)據(jù)通過同一通道輸出至合并單元，由合并單元處理后發(fā)送給保護裝置。該采樣與合并過程中，除了A/D為雙套冗余外，合并單元后端的處理為單線處理，軟件故障和硬件異常都有可能會造成雙AD出現(xiàn)一致的異常數(shù)據(jù)，導致保護誤動。

在目前的智能變電站架構下，合并單元將雙A/D數(shù)據(jù)通過一個光網(wǎng)口發(fā)送給保護裝置。保護裝置對這兩路數(shù)據(jù)進行雙A/D判別，即判斷其幅值差和相角差是否在誤差允許的范圍之內(nèi)。如果在誤差允許的范圍之內(nèi)，則保護認為該組數(shù)據(jù)均正常，可以正常使用；若兩路數(shù)據(jù)相差較大，則保護認為該組數(shù)據(jù)異常，保護不宜直接采用。

如果直接把合并單元改為雙配置，完全實現(xiàn)硬件的冗余設計，雖然能夠提高數(shù)據(jù)采集的可靠性，但是這種方案：一是會改變目前智能變電站的系統(tǒng)架構，增加網(wǎng)絡傳輸通道和接口，間隔層的保護裝置也需要相應雙配置，給運行、維護和檢修帶來諸多不便；二是會增加設備數(shù)量和硬件成本，現(xiàn)場安裝所需空間也會成倍增加，與目前國家發(fā)展新一代智能變電站“占地少、造價省、可靠性高”的要求不符。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種數(shù)據(jù)采樣方法及用于數(shù)據(jù)采樣的合并單元，用于解決現(xiàn)有方案為了實現(xiàn)數(shù)據(jù)采樣可靠性大大增加成本的問題。

為實現(xiàn)上述目的，本發(fā)明的技術方案是：

一種數(shù)據(jù)采樣方法，包括七個方法方案：

方法方案一，包括如下步驟：

1)合并單元對兩路AD數(shù)據(jù)進行校驗，校驗通過，則將數(shù)據(jù)發(fā)送到兩條獨立的邏輯通道；

2)對所述兩條邏輯通道的數(shù)據(jù)進行解析，如果數(shù)據(jù)有效，則對所述兩條邏輯通道的數(shù)據(jù)分別進行重采樣，并將重采樣后的數(shù)據(jù)分別存儲到對應數(shù)據(jù)緩沖區(qū)；

3)對所述數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)分別進行校驗、解析，并且進行互校驗，校驗通過后，發(fā)送給保護裝置。

方法方案二，在方法方案一的基礎上，所述合并單元對兩路AD數(shù)據(jù)進行校驗，校驗通過后，產(chǎn)生的數(shù)據(jù)送入所述兩條邏輯通道中的第一條邏輯通道，復制所述產(chǎn)生的數(shù)據(jù)送入第二條邏輯通道；所述第一條邏輯通道將數(shù)據(jù)以正碼的方式進行傳輸和處理；所述第二條邏輯通道將數(shù)據(jù)以反碼的方式進行傳輸和處理。

方法方案三，在方法方案一的基礎上，所述對兩路AD數(shù)據(jù)的校驗、對所述兩條邏輯通道的數(shù)據(jù)進行解析、重采樣、存儲通過FPGA完成，對所述數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進行校驗、解析、互校驗通過CPU完成。

方法方案四，在方案方案一的基礎上，采用插值算法進行重采樣。

方法方案五，在方法方案二的基礎上，所述正碼方式，10表示數(shù)據(jù)有效，01表示數(shù)據(jù)無效，11和00表示不處理；所述反碼方式，01表示數(shù)據(jù)有效，10表示數(shù)據(jù)無效，11和00表示不處理。

方法方案六，在方法方案一的基礎上，對所述緩存的數(shù)據(jù)打包為以太網(wǎng)包，再進行校驗、解析和互校驗。

方法方案七，在方法方案六的基礎上，所述緩存數(shù)據(jù)進行校驗、解析和互校驗后，通過SV報文的形式發(fā)送給保護裝置。

本發(fā)明還提供了一種用于數(shù)據(jù)采樣的合并單元，所述合并單元包括兩條獨立的邏輯通道，所述合并單元用于對兩路AD數(shù)據(jù)進行校驗，校驗通過后，將數(shù)據(jù)發(fā)送到兩條獨立的邏輯通道；接著對所述兩條獨立的邏輯通道的數(shù)據(jù)解析、重采樣、及存儲到數(shù)據(jù)緩沖區(qū)，然后對所述數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進行校驗、解析、互校驗，用于發(fā)送給保護裝置。

進一步地，所述合并單元對兩路AD數(shù)據(jù)進行校驗，校驗通過后，產(chǎn)生的數(shù)據(jù)送入所述兩條邏輯通道中的第一條邏輯通道，復制所述產(chǎn)生的數(shù)據(jù)送入第二條邏輯通道；所述第一條邏輯通道將數(shù)據(jù)以正碼的方式進行傳輸和處理；所述第二條邏輯通道將數(shù)據(jù)以反碼的方式進行傳輸和處理。

進一步地，所述對兩路AD數(shù)據(jù)的校驗、對所述兩條邏輯通道的數(shù)據(jù)進行解析、重采樣、存儲通過FPGA完成，對所述數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進行校驗、解析、互校驗通過CPU完成。

本發(fā)明的有益效果是：

本發(fā)明的一種數(shù)據(jù)采樣方法及用于數(shù)據(jù)采樣的合并單元，合并單元對兩路AD數(shù)據(jù)進行校驗，校驗通過后，對數(shù)據(jù)解析，重采樣，存儲，實現(xiàn)了采樣數(shù)據(jù)的雙邏輯通道傳輸，與原有的單通道方式相比，該方法通過兩個物理隔離的雙邏輯通道的方式可將單一器件損壞造成硬件錯誤的概率降低，提高了合并單元在高溫、強電磁干擾等惡劣環(huán)境的采樣可靠性。

與采用雙合并單元的硬件結構相比，采用雙邏輯通道的數(shù)據(jù)傳輸與處理方式，大大降低了成本。

此外，兩條獨立的邏輯通道采用正反碼的雙路傳輸、處理和解析，相比常規(guī)裝置采用一路數(shù)據(jù)傳輸?shù)姆椒?，可將由于單一器件損壞造成存儲區(qū)錯誤、誤解析的概率降低。

附圖說明

圖1為合并單元的采樣系統(tǒng)示意圖。

具體實施方式

下面結合附圖對本發(fā)明的具體實施方式作進一步的說明：

本發(fā)明的一種數(shù)據(jù)采樣方法的實施例：

隨著微電子技術的高速發(fā)展，高性能的CPU和FPGA芯片在量產(chǎn)后不斷降價，但CPU和FPGA芯片性能越來越高。合并單元完全可以在不增加硬件成本的前提下可以選用更高性能的CPU和FPGA芯片，提供更多的計算性能和邏輯資源。

本發(fā)明利用合并單元中CPU和FPGA芯片的高性能和存儲器件的大容量，在一塊CPU和FPGA芯片中，劃分出兩套相互獨立的數(shù)據(jù)緩沖區(qū)和邏輯處理模塊，包括數(shù)據(jù)解析、重采樣和數(shù)據(jù)存儲，模擬出采樣數(shù)據(jù)傳輸?shù)碾p邏輯通道A和B，兩個邏輯通道在物理上分隔(位于兩個獨立供電bank)。從采集器中兩個ADC模塊送來的兩路獨立的采樣數(shù)據(jù)，經(jīng)過雙邏輯通道傳輸后，打包以SV報文服務格式發(fā)送給保護裝置。

具體實現(xiàn)方法如下：

1、由合并單元的對時模塊接收來自外部的對時信號，經(jīng)過判斷對時信號是否符合標準要求，如不符合，則使用自身的晶振進行守時；如符合，則用作各個模塊的秒脈沖信號，包括提供給SV數(shù)據(jù)組幀時的時間戳、重采樣等。該秒脈沖信號經(jīng)過分頻，提供給采集器(接入常規(guī)互感器時為ADC插件)作為80點采樣所需的采樣脈沖。

2、采集器/ADC模塊在接收到互感器發(fā)送的模擬量后，經(jīng)過兩路ADC器件進行模數(shù)轉換，進行數(shù)據(jù)打包成為包含兩路采樣數(shù)據(jù)的FT3報文或串口報文，并在合并單元查詢到采樣完成信號后發(fā)送給合并單元，該合并單元包括兩條邏輯通道。

3、合并單元的FPGA在收到采樣數(shù)據(jù)后并進行CRC校驗、雙AD數(shù)據(jù)校驗，如果校驗錯誤，則丟棄該采樣數(shù)據(jù)；校驗通過，則將數(shù)據(jù)發(fā)給第一條邏輯通道產(chǎn)生的數(shù)據(jù)送入兩條邏輯通道中的第一條邏輯通道，復制產(chǎn)生的數(shù)據(jù)送入第二條邏輯通道；第一條邏輯通道用A通道表示，第二條邏輯通道用B通道表示，其中，本發(fā)明的邏輯通道傳輸數(shù)據(jù)時，采用的串口報文協(xié)議如表1所示：

表1

4、A和B通道各自由兩個獨立的數(shù)據(jù)解析模塊分別進行解析，其中A通道以正碼方式傳輸和處理，即10表示有效，01表示無效，11和00表示不處理；B通道以反碼方式傳輸和處理，即01表示有效，10表示無效，11和00表示不處理，若解析有效，則把數(shù)據(jù)存儲到數(shù)據(jù)緩沖區(qū)；然后由對每一個邏輯通道中的數(shù)據(jù)解析模塊將FT3報文或串口報文的每一路采樣數(shù)據(jù)取出，進行重采樣。在接收到對時秒脈沖后，對其進行分頻，產(chǎn)生重采樣需要的采樣脈沖，并在采樣脈沖的時鐘上升沿對接收到的采樣數(shù)據(jù)以插值算法進行重采樣，并存儲在數(shù)據(jù)緩沖區(qū)中等待發(fā)送。

5、當FPGA檢測到兩個邏輯通道中的全部數(shù)據(jù)已經(jīng)完成重采樣，兩個邏輯通道中的數(shù)據(jù)打包模塊將數(shù)據(jù)打包成以太網(wǎng)包，通過RGMII(精簡千兆媒體獨立接口)高速接口傳遞給CPU。

6、CPU對兩個邏輯通道發(fā)來的數(shù)據(jù)采用兩個相互獨立的數(shù)據(jù)緩沖區(qū)和邏輯處理模塊組成雙邏輯通道進行獨立處理，分別進行以太網(wǎng)校驗、解析，然后對兩路由正碼和反碼分別表示的數(shù)據(jù)進行互校驗，如校驗失敗則丟棄；以上校驗全部通過后才按照預先分配的通道進行時間相關的組幀，通過一路光纖以太網(wǎng)口以SV報文的形式發(fā)送給間隔層的繼電保護裝置。

本發(fā)明還提供了一種用于數(shù)據(jù)采樣的合并單元，該合并單元包括兩條獨立的邏輯通道，合并單元用于對兩路AD數(shù)據(jù)進行校驗，校驗通過后，將數(shù)據(jù)發(fā)送到兩條獨立的邏輯通道；接著對兩條獨立的邏輯通道的數(shù)據(jù)解析、重采樣、及存儲到數(shù)據(jù)緩沖區(qū)，然后對數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進行校驗、解析、互校驗，用于發(fā)送給保護裝置。

本發(fā)明提供的用于數(shù)據(jù)采樣的合并單元用于實現(xiàn)上述數(shù)據(jù)采樣的方法，該數(shù)據(jù)采樣的方法的具體實施過程已經(jīng)在上述實施例中進行了較為詳細的說明，這里不再贅述。

以上給出了本發(fā)明涉及的具體實施方式，但本發(fā)明不局限于所描述的實施方式。在本發(fā)明給出的思路下，采用對本領域技術人員而言容易想到的方式對上述實施例中的技術手段進行變換、替換、修改，并且起到的作用與本發(fā)明中的相應技術手段基本相同、實現(xiàn)的目的也基本相同，這樣形成的技術方案是對上述實施例進行微調(diào)形成的，這種技術方案仍落入本發(fā)明的保護范圍內(nèi)。