本發(fā)明屬于測(cè)量?jī)x器采集技術(shù)領(lǐng)域，更為具體地講，涉及一種數(shù)字存儲(chǔ)示波器采集系統(tǒng)的數(shù)據(jù)處理方法。

背景技術(shù)：

測(cè)量?jī)x器作為工程領(lǐng)域的重要組成部分，已經(jīng)被廣泛用于各個(gè)領(lǐng)域。隨著技術(shù)的不斷發(fā)展，測(cè)量?jī)x器也向著帶寬越來(lái)越寬，采樣率越來(lái)越高，采樣精度越來(lái)越大的方向大力發(fā)展。隨著adc性能的顯著提升，限制測(cè)量?jī)x器整體性能的瓶頸便出現(xiàn)在對(duì)采集數(shù)據(jù)進(jìn)行處理上。

直接對(duì)adc采集的數(shù)據(jù)進(jìn)行運(yùn)算分析及存儲(chǔ)，由于數(shù)據(jù)量過(guò)于龐大，會(huì)直接導(dǎo)致運(yùn)算效率低下，并且龐大的數(shù)據(jù)不容易找到合適的存儲(chǔ)空間。隨著模擬通道技術(shù)的不斷發(fā)展，數(shù)據(jù)量還會(huì)不斷增加，因此必須在數(shù)據(jù)處理方法上進(jìn)行改進(jìn)。

分析國(guó)內(nèi)外儀器現(xiàn)狀，常用的方法是對(duì)數(shù)據(jù)進(jìn)行抽點(diǎn)。根據(jù)用戶設(shè)置的時(shí)基不同，對(duì)采樣的數(shù)據(jù)進(jìn)行不同程度的抽點(diǎn)，假設(shè)抽點(diǎn)系數(shù)為n，則表示每n個(gè)數(shù)據(jù)中只取一個(gè)數(shù)據(jù)，其它數(shù)據(jù)全部丟棄，這樣便可以減小數(shù)據(jù)量，提高運(yùn)算效率，降低存儲(chǔ)空間。抽點(diǎn)系數(shù)的不同，對(duì)原始數(shù)據(jù)的影響也不相同，抽點(diǎn)系數(shù)越大，會(huì)導(dǎo)致對(duì)原始數(shù)據(jù)信息丟失就越多。為了提高分析數(shù)據(jù)的準(zhǔn)確性，常采用箱式平均的方法，針對(duì)不同的抽點(diǎn)系數(shù)，對(duì)不同數(shù)量的數(shù)據(jù)進(jìn)行取平均，(s1+s2+...+sn)/n,其中sn表示數(shù)據(jù)，n表示抽點(diǎn)系數(shù)。這樣處理對(duì)于想要看到波形輪廓濾掉隨機(jī)噪聲的用戶提高了數(shù)據(jù)的可靠性。

經(jīng)實(shí)踐發(fā)現(xiàn)，采用現(xiàn)有的方法，隨著測(cè)量通道數(shù)的加多，adc采樣精度的增加，數(shù)據(jù)位寬加大，在fpga中要用更多的資源來(lái)處理，特別是除法想要在fpga中實(shí)現(xiàn)，會(huì)消耗特別多的資源。但為了實(shí)現(xiàn)測(cè)量?jī)x器的實(shí)時(shí)性，這些處理都必須要在fpga中進(jìn)行，fpga中硬件資源有限，因此研究一種既可以保證數(shù)據(jù)可靠性又節(jié)省fpga資源的方法勢(shì)在必行。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)處理方法，在數(shù)據(jù)抽點(diǎn)時(shí)使用箱式平均濾掉隨機(jī)噪聲，盡量保證數(shù)據(jù)的可靠性，讓用戶看到更為準(zhǔn)確的輪廓信息，又不消耗更多的fpga資源。

為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)處理方法，其特征在于，包括以下步驟：

(1)、系統(tǒng)初始化

上位機(jī)通過(guò)控制器向數(shù)據(jù)采集系統(tǒng)發(fā)送復(fù)位信號(hào)，執(zhí)行復(fù)位操作，復(fù)位完成后，上位機(jī)向控制器發(fā)送初始化信號(hào)，控制adc配置模塊通過(guò)adc信號(hào)傳輸接口協(xié)議配置adc的各項(xiàng)參數(shù)，完成初始化操作；

(2)、adc采集數(shù)據(jù)并轉(zhuǎn)換為數(shù)字信號(hào)輸入至fpga的數(shù)據(jù)接收模塊；

(3)、數(shù)據(jù)接收模塊根據(jù)adc的數(shù)據(jù)傳輸協(xié)議接收、解析出數(shù)字信號(hào)，再輸入至箱式平均模塊；

(4)、箱式平均模塊將利用乘累加器和位寬截位操作對(duì)數(shù)據(jù)進(jìn)行箱式平均運(yùn)算，即：其中，sn表示并行數(shù)據(jù)，k表示放大系數(shù)，y表示要截去的位寬，n表示抽點(diǎn)系數(shù)；

(5)、取箱式平均運(yùn)算后的有效數(shù)據(jù)存入存儲(chǔ)器供上位機(jī)讀取

利用箱式平均模塊中計(jì)數(shù)器模塊產(chǎn)生的flag信號(hào)控制存儲(chǔ)器的寫(xiě)使能，將flag信號(hào)為高電平時(shí)鐘時(shí)對(duì)應(yīng)的箱式平均模塊的輸出即n個(gè)數(shù)據(jù)取箱式平均的結(jié)果作為有效數(shù)據(jù)存入存儲(chǔ)器供上位機(jī)讀取。

其中，所述的抽點(diǎn)系數(shù)n由上位機(jī)計(jì)算再發(fā)給fpga；其中，抽點(diǎn)系數(shù)n的具體計(jì)算方法為：

設(shè)用戶選擇時(shí)基為o秒，則數(shù)字存儲(chǔ)示波器的屏幕一格表示點(diǎn)數(shù)x，那么點(diǎn)間的間隔為秒，若數(shù)據(jù)采樣率為p個(gè)每秒，則采樣間隔為1/p秒，那么抽點(diǎn)系數(shù)為

進(jìn)一步的，所述的放大系數(shù)k的計(jì)算方法為：

(3.1)、將將抽點(diǎn)系數(shù)n放大a倍，得到an,其中a與平均結(jié)果精度相關(guān)；

(3.2)、令乘累加器的乘累加系數(shù)為放大系數(shù)取整前值的x，取與an最為接近的常數(shù)2^y-1，則根據(jù)計(jì)算出x值；

(3.3)、對(duì)x值取整，得到放大系數(shù)k。

更進(jìn)一步的，所述的乘累加器采用流水線乘累加操作，其輸入端口包括輸入乘數(shù)a、b，同步復(fù)位信號(hào)sclr，控制信號(hào)subtract，旁路控制信號(hào)bypass，時(shí)鐘使能ce，時(shí)鐘信號(hào)clk；

通過(guò)計(jì)數(shù)次數(shù)可變的計(jì)數(shù)器控制bypass信號(hào)來(lái)實(shí)現(xiàn)乘累加器流水線乘累加操作；

其中，計(jì)數(shù)器的計(jì)數(shù)次數(shù)為抽點(diǎn)系數(shù)n，計(jì)數(shù)器模塊產(chǎn)生一個(gè)flag信號(hào)，當(dāng)計(jì)數(shù)到n時(shí)對(duì)flag信號(hào)拉高一個(gè)時(shí)鐘周期，再利用d觸發(fā)器將flag信號(hào)延遲一個(gè)時(shí)鐘周期去控制乘累加器的bypass接口，則在flag為高電平時(shí)鐘周期，乘累加器輸出即是累加n次的輸出結(jié)果。

所述的位寬截取操作是對(duì)乘累加器計(jì)算結(jié)果進(jìn)行截取，從乘累加器輸出的第y位開(kāi)始取與adc采樣數(shù)據(jù)位寬大小相同位寬的數(shù)據(jù)作為箱式平均的輸出。

本發(fā)明的發(fā)明目的是這樣實(shí)現(xiàn)的：

本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)處理方法，通過(guò)利用上位機(jī)發(fā)送的抽點(diǎn)系數(shù)，計(jì)數(shù)器模塊將產(chǎn)生標(biāo)志信號(hào)，將它延遲一個(gè)時(shí)鐘控制乘累加器核進(jìn)行數(shù)據(jù)流水線乘累加操作，這樣便可利用該信號(hào)標(biāo)志輸出數(shù)據(jù)中的有效數(shù)據(jù)。利用fpga具有對(duì)數(shù)據(jù)進(jìn)行位操作的能力舍去乘累加器計(jì)算結(jié)果的部分低位替代除法操作達(dá)到節(jié)省硬件資源的目的。

同時(shí)，本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)處理方法還具有以下有益效果：

(1)、該方法的箱式平均算法利用舍去低位的方法代替?zhèn)鹘y(tǒng)除法運(yùn)算，在fpga中，實(shí)現(xiàn)除法運(yùn)算會(huì)消耗很多的硬件資源，而舍去低位卻不會(huì)消耗資源。當(dāng)數(shù)據(jù)采集通道數(shù)越多，節(jié)省的資源就越多。該實(shí)施例包含了128個(gè)通道，便節(jié)省了fpga中128個(gè)dsp48核。對(duì)于緊張的fpga硬件資源是一筆不小的節(jié)省。

(2)、傳統(tǒng)的箱式平均時(shí)基轉(zhuǎn)換為抽點(diǎn)系數(shù)是在fpga中進(jìn)行的，若時(shí)基檔位很多，也會(huì)消耗很多的資源來(lái)存儲(chǔ)抽點(diǎn)系數(shù)。該方法將抽點(diǎn)系數(shù)到直接由上位機(jī)發(fā)送，上位機(jī)將時(shí)基轉(zhuǎn)換為抽點(diǎn)系數(shù)發(fā)給fpga，這樣也為fpga節(jié)省了一定的資源。

(3)、利用將計(jì)數(shù)器產(chǎn)生的標(biāo)志信號(hào)延遲一個(gè)時(shí)鐘的方法去控制乘累加器，這樣就可以直接利用該標(biāo)志信號(hào)去標(biāo)志輸出數(shù)據(jù)中的有效數(shù)據(jù)，從而可節(jié)省利用其它方法產(chǎn)生數(shù)據(jù)有效標(biāo)志所需要使用的硬件資源。

附圖說(shuō)明

圖1是本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的具體實(shí)施方式結(jié)構(gòu)圖；

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式進(jìn)行描述，以便本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明。需要特別提醒注意的是，在以下的描述中，當(dāng)已知功能和設(shè)計(jì)的詳細(xì)描述也許會(huì)淡化本發(fā)明的主要內(nèi)容時(shí)，這些描述在這里將被忽略。

實(shí)施例

圖1是本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的具體實(shí)施方式結(jié)構(gòu)圖。

在本實(shí)施例中，如圖1所示，首先需要對(duì)數(shù)據(jù)采集系統(tǒng)進(jìn)行初始化，其次，通過(guò)上位機(jī)的控制，將外部信號(hào)通過(guò)外部的信號(hào)調(diào)理模塊處理成滿足adc量程的信號(hào)。

adc由fpga配置，調(diào)理后的信號(hào)經(jīng)過(guò)adc，將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，以一定的格式送往fpga中。

在fpga中主要包括adc配置模塊，數(shù)據(jù)接收模塊，箱式平均模塊，和數(shù)據(jù)存儲(chǔ)模塊。數(shù)據(jù)接收模塊接收adc送過(guò)來(lái)的數(shù)字信號(hào)，進(jìn)行整理，然后送往箱式平均模塊。

箱式平均模塊包括乘累加器模塊和位寬截取模塊等。抽點(diǎn)數(shù)是由上位機(jī)計(jì)算出后發(fā)給箱式平均模塊的。上位機(jī)將不同時(shí)基檔位轉(zhuǎn)換為對(duì)應(yīng)的抽點(diǎn)系數(shù)存在上位機(jī)中，當(dāng)用戶選擇不同時(shí)基時(shí)，上位機(jī)便通過(guò)控制器發(fā)送不同的抽點(diǎn)系數(shù)。

乘累加器模塊有一個(gè)參數(shù)是乘累加器系數(shù)，利用該系數(shù)將數(shù)據(jù)放大k倍。當(dāng)上位機(jī)發(fā)送不同的抽點(diǎn)系數(shù)，多路選擇器便通過(guò)抽點(diǎn)系數(shù)選擇相應(yīng)的放大系數(shù)輸出到乘累加器模塊。

乘累加器是由xilinx的ip核例化生成，要利用乘累加器完成不間歇的數(shù)據(jù)處理操作，需要利用bypass信號(hào)。不同抽點(diǎn)系數(shù)對(duì)應(yīng)不同的累加次數(shù)，因此bypass信號(hào)的控制由一個(gè)計(jì)數(shù)次數(shù)可變的計(jì)數(shù)器模塊完成。乘累加器的輸出位寬s為數(shù)據(jù)累加次數(shù)所需位寬、乘累加器系數(shù)所需位寬、數(shù)據(jù)位寬三者之和。為了對(duì)所有的抽點(diǎn)系數(shù)的乘累加計(jì)算兼容，乘累加器選擇的輸出位寬應(yīng)該選擇抽點(diǎn)系數(shù)最大時(shí)所需的位寬。

乘累加器計(jì)算出結(jié)果后送入位寬截取模塊，位寬截取模塊的輸入數(shù)據(jù)位寬為s，輸出數(shù)據(jù)位寬為q，即采樣數(shù)據(jù)位寬。它由多路選擇器和一個(gè)q位的寄存器組成。根據(jù)上位機(jī)發(fā)送的抽點(diǎn)系數(shù)，多路選擇器會(huì)選擇數(shù)據(jù)的[y+q-1,y]位存入q位的寄存器中，再由該寄存器傳到后面的存儲(chǔ)模塊中。

箱式平均計(jì)算完成后，就要將處理的數(shù)據(jù)存入后端存儲(chǔ)器中，當(dāng)標(biāo)志信號(hào)為高電平時(shí)鐘時(shí)對(duì)應(yīng)的箱式平均模塊的輸出數(shù)據(jù)為n個(gè)數(shù)據(jù)取箱式平均的結(jié)果，將此有效數(shù)據(jù)入存儲(chǔ)器供上位機(jī)讀取。

下面結(jié)合圖1，對(duì)本發(fā)明一種數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)處理方法進(jìn)行詳細(xì)說(shuō)明書(shū)，具體包括以下步驟：

s1、系統(tǒng)初始化

上位機(jī)通過(guò)控制器向數(shù)據(jù)采集系統(tǒng)發(fā)送復(fù)位信號(hào)，執(zhí)行復(fù)位操作，復(fù)位完成后，上位機(jī)向控制器發(fā)送初始化信號(hào)，控制adc配置模塊通過(guò)adc信號(hào)傳輸接口協(xié)議配置adc的各項(xiàng)參數(shù)，完成初始化操作；

在本實(shí)施例中，所用adc型號(hào)為ad9265，采樣位寬為16位，采樣率為100m/s，選擇spi接口協(xié)議模式配置adc，往adc中一些寄存器發(fā)送配置命令。如往adc的0x18地址發(fā)送數(shù)據(jù)0xc0則表示參考電壓配置為2.0vp-p。

s2、adc采集數(shù)據(jù)并輸入至fpga的數(shù)據(jù)接收模塊；

adc采集的數(shù)據(jù)必須滿足adc的量程，采集的數(shù)據(jù)通常為模擬信號(hào)，需要轉(zhuǎn)換成數(shù)字信號(hào)后再發(fā)送給fpga。

s3、數(shù)據(jù)接收模塊根據(jù)adc的數(shù)據(jù)傳輸協(xié)議接收、解析出數(shù)字信號(hào)，再輸入至箱式平均模塊；

s4、箱式平均模塊將利用乘累加器和位寬截位操作對(duì)數(shù)據(jù)進(jìn)行箱式平均運(yùn)算，即：其中，sn表示并行數(shù)據(jù)，k表示放大系數(shù)，y表示要截去的位寬，n表示抽點(diǎn)系數(shù)；

在本實(shí)施例中，箱式平均模塊根據(jù)上位機(jī)發(fā)的抽點(diǎn)系數(shù)對(duì)數(shù)據(jù)接收模塊傳過(guò)來(lái)的數(shù)據(jù)進(jìn)行箱式平均處理，主要實(shí)現(xiàn)的式子是

以下計(jì)算均以假設(shè)用戶選擇時(shí)基為10us，數(shù)字存儲(chǔ)示波器一格顯示點(diǎn)數(shù)為100，adc的采樣率為100m為示例，那么抽點(diǎn)系數(shù)由得到為10。由此法算出所有時(shí)基的抽點(diǎn)系數(shù)如表1第1列與第2列所示，將該抽點(diǎn)系數(shù)存在上位機(jī)中，用戶選擇不同時(shí)基，上位機(jī)則發(fā)送不同抽點(diǎn)系數(shù)到箱式平均模塊中。

表1

放大系數(shù)k的計(jì)算方法為：

1)、a的選取。因?yàn)楫?dāng)放大倍數(shù)a選擇越大時(shí)，對(duì)應(yīng)的2^y也就越大，1/2^y的值就越小，即k中的最低有效位的權(quán)重越小，這樣舍去k的小數(shù)位所造成的誤差也越小，但a選擇越大，位寬就要求越大，因此在滿足誤差條件下選擇較小的a，這里選擇a為10000。

1)、將抽點(diǎn)系數(shù)10放大10000倍，得到an為100000。如表1第3列所示，為所有時(shí)基檔下的an計(jì)算結(jié)果；

2)、令乘累加器的乘累加系數(shù)為放大系數(shù)取整前值的x，取與100000最為接近的常數(shù)2^y為2¹⁷，則根據(jù)可計(jì)算出x值為13107.1。如表1第4、5列所示，為所有時(shí)基檔下的2^y和x的取值；

3)、在fpga中不存在小數(shù)，因此對(duì)x值取整，得到放大系數(shù)k為13107，表1第6列為所有時(shí)基檔下的k的值。將k值存在箱式平均模塊的寄存器中，多路選擇器將根據(jù)上位機(jī)發(fā)送的抽點(diǎn)系數(shù)選擇對(duì)應(yīng)的k值發(fā)送給乘累加器。

在本實(shí)施例中，乘累加器采用流水線乘累加操作，其輸入端口包括輸入乘數(shù)a、b，同步復(fù)位信號(hào)sclr，控制信號(hào)subtract，旁路控制信號(hào)bypass，時(shí)鐘使能ce，時(shí)鐘信號(hào)clk；

a的輸入為乘累加器系數(shù)k，b的輸入為數(shù)據(jù)接收模塊傳過(guò)來(lái)的數(shù)據(jù)，控制信號(hào)subtract為低電平，時(shí)鐘使能ce一直為高電平。通過(guò)計(jì)數(shù)次數(shù)可變的計(jì)數(shù)器控制bypass信號(hào)來(lái)實(shí)現(xiàn)乘累加器采用流水線乘累加操作；

其中，計(jì)數(shù)器的計(jì)數(shù)次數(shù)為抽點(diǎn)系數(shù)10，計(jì)數(shù)器產(chǎn)生一個(gè)flag信號(hào)，當(dāng)計(jì)數(shù)到10時(shí)對(duì)flag信號(hào)拉高一個(gè)時(shí)鐘周期，再利用d觸發(fā)器將flag信號(hào)延遲一個(gè)時(shí)鐘周期去控制乘累加器的bypass接口，則在flag為高電平時(shí)鐘周期，乘累加器輸出即是累加10次的輸出結(jié)果。

對(duì)于乘累加器輸出數(shù)據(jù)的位寬，因?yàn)樗抢奂哟螖?shù)所需位寬，乘累加器系數(shù)所需位寬和數(shù)據(jù)位寬三者的和。因此乘累加器輸出所需要的最大位寬為累加次數(shù)最大時(shí)的位寬，如表2所示，累加次數(shù)最大為50000，由此可以確定乘累加器的輸出位寬為46位。最后根據(jù)不同的抽點(diǎn)系數(shù)取s[y+q-1,y]便計(jì)算出了箱式平均的結(jié)果，表2第6列為所有時(shí)基下輸出需要選取的對(duì)應(yīng)位寬。當(dāng)抽點(diǎn)系數(shù)為10時(shí)，因?yàn)閥為17，因此應(yīng)該選取s[33,17]作為箱式平均結(jié)果。

表2

s5、取箱式平均運(yùn)算后的有效數(shù)據(jù)存入存儲(chǔ)器供上位機(jī)讀取

利用箱式平均模塊中計(jì)數(shù)器產(chǎn)生的flag信號(hào)控制存儲(chǔ)器的寫(xiě)使能，將flag信號(hào)為高電平時(shí)鐘時(shí)對(duì)應(yīng)的箱式平均模塊的輸出的n個(gè)數(shù)據(jù)取箱式平均的結(jié)果，并將其結(jié)果作為有效數(shù)據(jù)入存儲(chǔ)器供上位機(jī)讀取。這是因?yàn)槌死奂悠饕恢倍紩?huì)都數(shù)據(jù)輸出，但只要當(dāng)flag為高時(shí)，數(shù)據(jù)才為n個(gè)數(shù)據(jù)的乘累加結(jié)果。

盡管上面對(duì)本發(fā)明說(shuō)明性的具體實(shí)施方式進(jìn)行了描述，以便于本技術(shù)領(lǐng)域的技術(shù)人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于具體實(shí)施方式的范圍，對(duì)本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易見(jiàn)的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護(hù)之列。