本發(fā)明主要涉及掃描測(cè)試(scantesting)技術(shù)，特別涉及通過聯(lián)合測(cè)試(jointtestactiongroup，jtag)接口進(jìn)行芯片的掃描測(cè)試的掃描測(cè)試技術(shù)。

背景技術(shù)：

在集成電路(ic))制造工藝?yán)?，皆存在著去偽存真的需要，所以需要使用集成電路自?dòng)測(cè)試系統(tǒng)(automatictestsystem)檢測(cè)集成電路功能的完整性，篩選殘次品，防止進(jìn)入下道工序，確保集成電路生產(chǎn)制造品質(zhì)，減少冗余的制造費(fèi)用。

集成電路自動(dòng)測(cè)試系統(tǒng)的功能之一是進(jìn)行掃描測(cè)試(scantesting)，掃描測(cè)試是一種在集成電路上配置掃描鏈(scanchain)檢測(cè)集成電路內(nèi)部邏輯關(guān)系的測(cè)試方法，例如檢測(cè)集成電路內(nèi)部是否存在短路、開路、延遲等。

圖1是使用集成電路自動(dòng)測(cè)試系統(tǒng)的方塊圖，如圖1所示，該測(cè)試系統(tǒng)100包括電路板101，待測(cè)集成電路103以及集成電路自動(dòng)測(cè)試機(jī)(automatictestequipment,ate)105。待測(cè)集成電路103置于電路板101之上，通過電路板101的多個(gè)數(shù)據(jù)接口104與集成電路自動(dòng)測(cè)試機(jī)105相連，并行讀取集成電路自動(dòng)測(cè)試機(jī)105輸出的測(cè)試指令，并自所述多個(gè)數(shù)據(jù)接口104并行輸出掃描測(cè)試結(jié)果。

然而，集成電路自動(dòng)測(cè)試系統(tǒng)極其復(fù)雜昂貴且需要在固定場(chǎng)地與測(cè)試環(huán)境使用專用計(jì)算機(jī)，因此在需要進(jìn)行掃描測(cè)試的待測(cè)集成電路較多的情況下，影響集成電路設(shè)計(jì)生產(chǎn)周期，因此需要開發(fā)一種能夠兼容但不完全依賴集成電路自動(dòng)測(cè)試系統(tǒng)的掃描測(cè)試功能的另一掃描測(cè)試系統(tǒng)。

技術(shù)實(shí)現(xiàn)要素：

有鑒于上述問題，本發(fā)明提供了一種兼容聯(lián)合測(cè)試(jtag)接口進(jìn)行集成電路掃描測(cè)試的測(cè)試系統(tǒng)。

根據(jù)本發(fā)明的實(shí)施例，所述測(cè)試系統(tǒng)，兼容聯(lián)合測(cè)試模式和集成電路自動(dòng)測(cè)試模式，該測(cè)試系統(tǒng)包括處理器，接口轉(zhuǎn)換器，以及電路板，其中處理器通過接口轉(zhuǎn)換器與電路板實(shí)現(xiàn)數(shù)據(jù)交換。該電路板包括聯(lián)合測(cè)試接口，集成電路自動(dòng)測(cè)試系統(tǒng)接口，第一寄存鏈電路，第二寄存鏈電路，待測(cè)集成電路；以及掃描鏈電路。

根據(jù)本發(fā)明的一實(shí)施例，當(dāng)該測(cè)試系統(tǒng)處于聯(lián)合測(cè)試模式，電路板包括的第一寄存鏈電路選擇來自聯(lián)合測(cè)試接口的數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測(cè)集成電路，以及電路板包括的第二寄存鏈電路，也將自所述掃描鏈電路獲得的測(cè)試數(shù)據(jù)向所述聯(lián)合測(cè)試接口輸出。

根據(jù)本發(fā)明的一實(shí)施例，當(dāng)該測(cè)試系統(tǒng)處于集成電路自動(dòng)測(cè)試模式，該第一寄存鏈電路選擇從集成電路自動(dòng)測(cè)試系統(tǒng)接口接收數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測(cè)集成電路，以及第二寄存鏈電路也向所述集成電路自動(dòng)測(cè)試系統(tǒng)接口輸出所述第二數(shù)據(jù)。

根據(jù)本發(fā)明的一實(shí)施例，處理器接收掃描測(cè)試結(jié)果，判斷待測(cè)集成電路內(nèi)部是否有故障點(diǎn)，當(dāng)處理器判斷待測(cè)集成電路沒有故障點(diǎn)，判斷待測(cè)集成電路為合格電路。

根據(jù)本發(fā)明的一實(shí)施例，當(dāng)處理器判斷待測(cè)集成電路有故障點(diǎn)，判斷待測(cè)集成電路為故障電路，處理器根據(jù)掃描測(cè)試結(jié)果溯源至所述待測(cè)集成電路，生成一模型，并標(biāo)注故障點(diǎn)位置，以便用戶決定是否修理。

關(guān)于本發(fā)明其他附加的特征與優(yōu)點(diǎn)，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當(dāng)可根據(jù)本案實(shí)施例中所公開的測(cè)試系統(tǒng)，做些許的更動(dòng)與潤飾而得到。

附圖說明

圖1是使用集成電路自動(dòng)測(cè)試系統(tǒng)100的方塊圖。

圖2是本發(fā)明的一實(shí)施例所述的測(cè)試系統(tǒng)200的方塊圖。

圖3是本發(fā)明一實(shí)施例所述的jtag接口221的示意圖。

圖4是本發(fā)明一實(shí)施例所述的第一jtag寄存鏈電路222的示意圖。

圖5是本發(fā)明一實(shí)施例所述的掃描鏈電路223的示意圖。

圖6是本發(fā)明一實(shí)施例所述的第二jtag寄存鏈電路224的示意圖。

圖7是本發(fā)明一實(shí)施例所述的處理器210的示意圖。

具體實(shí)施方式

本章節(jié)所描述的是實(shí)施本發(fā)明的最佳方式，目的在于說明本發(fā)明的精神而非用以限定本發(fā)明的保護(hù)范圍，本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視所附權(quán)利要求所界定的為準(zhǔn)。

本發(fā)明所提出的測(cè)試系統(tǒng)，兼有ate測(cè)試與jtag測(cè)試兩種模式，適應(yīng)面更廣。用戶可以在待測(cè)集成電路較多的時(shí)候，通過處理器，例如個(gè)人計(jì)算機(jī)，在任何地方直接對(duì)待測(cè)集成電路進(jìn)行掃描測(cè)試，并利用生成的模型直觀判斷待測(cè)集成電路的狀態(tài)。用戶也可以在待測(cè)集成電路較少的時(shí)候，直接使用ate測(cè)試系統(tǒng)完成對(duì)待測(cè)集成電路的全功能測(cè)試。

圖2是本發(fā)明的一實(shí)施例所述的測(cè)試系統(tǒng)200的方塊圖。如圖2所示，測(cè)試系統(tǒng)200包括處理器210、保留原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104的電路板220以及接口轉(zhuǎn)換器230。電路板220上置有聯(lián)合測(cè)試(jointtestactiongroup，jtag)接口221，第一jtag寄存鏈電路222，掃描鏈電路223，第二jtag寄存鏈電路224，以及待測(cè)集成電路225。聯(lián)合測(cè)試接口又稱jtag接口，jtag是ieee1149.1中所制定的一種邊界掃描測(cè)試標(biāo)準(zhǔn)。接口轉(zhuǎn)換器230分別耦接至處理器210以及電路板220上的jtag接口221，接口轉(zhuǎn)換器230包括協(xié)議轉(zhuǎn)換芯片231以支持處理器210與jtag接口221之間的通信，例如，當(dāng)處理器210上具有一usb接口，則協(xié)議轉(zhuǎn)換芯片231為usb-jtag協(xié)議轉(zhuǎn)換芯片。

處理器210通過接口轉(zhuǎn)換器230連接于電路板220，向jtag接口221寫入數(shù)據(jù)data，jtag接口221分別連接至第一寄存鏈電路222以及第二寄存鏈電路224，向第一寄存鏈電路222輸出數(shù)據(jù)tdi，并自第二寄存鏈電路224讀取數(shù)據(jù)tdo。第一寄存鏈電路222連接于待測(cè)集成電路225，向待測(cè)集成電路225輸出模式控制信號(hào)mctr，該模式控制信號(hào)mctr用于控制待測(cè)集成電路225在需要的模式下。第一寄存鏈電路222連接于掃描鏈電路223，向掃描鏈電路223輸出時(shí)鐘信號(hào)gclk和初始化信號(hào)rst。該第一寄存鏈電路222還連接于第二寄存鏈電路224，向第二寄存鏈電路224灌入數(shù)據(jù)tdi促使第二寄存鏈電路224輸出信號(hào)tdo。掃描鏈電路223分別連接于待測(cè)集成電路225，第二寄存鏈電路224，以及第一寄存鏈電路222。掃描鏈電路223接收第一寄存鏈電路222傳過來的數(shù)據(jù)，在第一寄存鏈電路222傳過來的數(shù)據(jù)催動(dòng)下讀取待測(cè)集成電路225內(nèi)部邏輯關(guān)系，并將測(cè)試結(jié)果sdata1-sdatam輸出至第二jtag寄存鏈電路224。此時(shí)，第一寄存鏈電路222向第二寄存鏈電路224灌入數(shù)據(jù)tdi促使第二寄存鏈電路224不斷輸出測(cè)試結(jié)果tdo至jtag接口221。

根據(jù)本發(fā)明的一實(shí)施例，對(duì)待測(cè)集成電路225進(jìn)行掃描測(cè)試時(shí)，處理器210通過接口轉(zhuǎn)換器230向jtag接口221傳送的數(shù)據(jù)data包括了測(cè)試模式選擇信號(hào)tms、測(cè)試時(shí)鐘信號(hào)tck、測(cè)試重置信號(hào)trst，以及測(cè)試數(shù)據(jù)輸入信號(hào)tdi。jtag接口221接收數(shù)據(jù)data，并將數(shù)據(jù)data中的測(cè)試數(shù)據(jù)輸入信號(hào)tdi分配至第一寄存鏈電路222，輸入信號(hào)tdi內(nèi)還包含了模式控制信號(hào)mctr、時(shí)鐘信號(hào)gclk和初始化信號(hào)rst，對(duì)待測(cè)集成電路225以及掃描鏈電路223進(jìn)行設(shè)置及初始化。輸入信號(hào)tdi內(nèi)還包含了其他數(shù)據(jù)，催動(dòng)掃描鏈電路223讀取待測(cè)集成電路225的內(nèi)部邏輯關(guān)系，并向第二jtag寄存鏈電路224傳輸掃描測(cè)試結(jié)果sdata1-sdatam。第二jtag寄存鏈電路224將掃描測(cè)試結(jié)果sdata1-sdatam順序排列，并輸出信號(hào)tdo至jtag接口221，在jtag接口221內(nèi)部處理成最終輸出信號(hào)tdol，該最終輸出信號(hào)tdol再通過接口230傳至處理器210。

圖3是本發(fā)明一實(shí)施例所述的jtag接口221的示意圖。如圖3所示，jtag接口221包括測(cè)試存取端口控制器310、指令寄存譯碼器320、多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n、第一多路選擇器340以及第二多路選擇器350。

如圖3所示，jtag接口221包括的測(cè)試存取端口控制器310通過接口轉(zhuǎn)換器230接收處理器210下發(fā)的測(cè)試模式選擇信號(hào)tms，測(cè)試時(shí)鐘信號(hào)tck，以及測(cè)試重置信號(hào)trst，輸出對(duì)指令寄存譯碼器320的控制信號(hào)

ctrir，對(duì)多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n的控制信號(hào)ctrdr，對(duì)第二多路選擇器350的控制信號(hào)sel2，以及測(cè)試時(shí)鐘信號(hào)tck。指令寄存譯碼器320分別耦接至測(cè)試存取端口控制器310，以及多個(gè)測(cè)試數(shù)據(jù)寄存器330。指令寄存譯碼器320接收測(cè)試存取端口控制器310發(fā)出的控制信號(hào)ctrir，在控制信號(hào)ctrir的控制下更新內(nèi)部指令，發(fā)送使能信號(hào)en1-enn至多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n，使能對(duì)應(yīng)的測(cè)試數(shù)據(jù)寄存器。指令寄存譯碼器320還接受測(cè)試數(shù)據(jù)輸入信號(hào)tdi并向第一多路選擇器340輸出選擇控制信號(hào)sel1。多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n分別耦接至測(cè)試存取端口控制器310，指令寄存譯碼器320，以及第一多路選擇器340。處于使能狀態(tài)的每個(gè)測(cè)試數(shù)據(jù)寄存器接收到測(cè)試存取端口控制器310下發(fā)的控制信號(hào)ctrdr，在該控制信號(hào)ctrdr的控制下接收，儲(chǔ)存，并分配測(cè)試數(shù)據(jù)輸入信號(hào)tdi至第一寄存鏈電路222，存儲(chǔ)第二寄存鏈電路224回傳過來的測(cè)試結(jié)果輸出信號(hào)tdo，以及各自將測(cè)試結(jié)果輸出信號(hào)tdo1-tdon輸出至第一多路選擇器340。第一多路選擇器340分別耦接至指令寄存譯碼器320，多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n，以及第二多路選擇器350。第一多路選擇器340在指令寄存譯碼器320下發(fā)的控制信號(hào)sel1的作用下選擇信號(hào)tdo1-tdon中的一路tdox輸出至第二多路選擇器350。第二多路選擇器350分別耦接至第一多路選擇器340，指令寄存譯碼器320，測(cè)試存取端口控制器310，以及接口轉(zhuǎn)換器230。第二多路選擇器350在測(cè)試存取端口控制器310下發(fā)的控制信號(hào)sel2控制下，將第一多路選擇器340輸出的信號(hào)tdox，與指令寄存譯碼器320輸出的測(cè)試數(shù)據(jù)輸入信號(hào)tdi進(jìn)行比較，過濾掉信號(hào)tdox中含有的信號(hào)tdi的數(shù)據(jù)，輸出最終測(cè)試結(jié)果輸出信號(hào)tdol，并通過接口轉(zhuǎn)換器230回傳至處理器210。

圖4是本發(fā)明一實(shí)施例所述的第一jtag寄存鏈電路222的示意圖。如圖4所示，第一jtag寄存鏈電路222由多個(gè)串聯(lián)的寄存器411-41n以及多個(gè)多路選擇器421-42n組成。多個(gè)串聯(lián)的寄存器依次相連，最前端的寄存器411接收測(cè)試數(shù)據(jù)輸入信號(hào)tdi，依次向后續(xù)寄存器412-41n傳輸，并傳送至多個(gè)多路選擇器，最后一個(gè)寄存器41n將信號(hào)tdi輸出至第二jtag寄存鏈電路224，促使第二jtag寄存鏈電路224輸出測(cè)試結(jié)果輸出信號(hào)tdo。每個(gè)多路選擇器可以選擇對(duì)應(yīng)的串聯(lián)寄存器的測(cè)試數(shù)據(jù)輸入信號(hào)tdi或來自原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104的數(shù)據(jù)作為對(duì)掃描鏈電路223，以及對(duì)待測(cè)集成電路225的輸出。根據(jù)本發(fā)明的一實(shí)施例，寄存器411-41n可以是d型觸發(fā)器。

如圖4所示，根據(jù)本發(fā)明的一實(shí)施例，當(dāng)本發(fā)明所述之測(cè)試系統(tǒng)處于jtag模式，多個(gè)多路選擇器421-42n選擇將測(cè)試數(shù)據(jù)輸入信號(hào)tdi傳送給掃描鏈電路223以及待測(cè)集成電路225。當(dāng)本發(fā)明所述之測(cè)試系統(tǒng)執(zhí)行的掃描測(cè)試處于ate模式，多個(gè)多路選擇器420選擇自原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104獲取的數(shù)據(jù)輸出至掃描鏈電路223，以及待測(cè)集成電路225。

如圖4所示，根據(jù)本發(fā)明的一實(shí)施例，某些寄存器需承載其他功能，例如，寄存器411與寄存器412接收到信號(hào)tdi所包含的模式控制信號(hào)mctr，此時(shí)寄存器411與寄存器412專用于存儲(chǔ)對(duì)待測(cè)集成電路225的模式控制信號(hào)mctr，供多路選擇器421與多路選擇器422選擇，此時(shí)多路選擇器421還接收原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104傳送過來的模式設(shè)置數(shù)據(jù)，當(dāng)該掃描測(cè)試系統(tǒng)處于jtag模式，多路選擇器421選擇寄存器411傳輸過來的模式控制信號(hào)mctr輸出至待測(cè)集成電路225，使待測(cè)集成電路225處于適合掃描測(cè)試的狀態(tài)。同理，寄存器413專用于存儲(chǔ)對(duì)掃描鏈電路223的時(shí)鐘信號(hào)gclk，從而使掃描鏈電路上的各d型觸發(fā)器為同一時(shí)鐘信號(hào)所控。寄存器414專用于存儲(chǔ)對(duì)掃描鏈電路223的初始化信號(hào)rst，在每次開始掃描測(cè)試前，初始化掃描鏈電路223的各寄存器內(nèi)部數(shù)據(jù)。當(dāng)然，承載上述其他功能的寄存器的數(shù)量以及功能并不指定與某一個(gè)或某幾個(gè)，需視具體情況而定。多個(gè)串聯(lián)的寄存器411-41n中，除了需要承載上述其他功能的寄存器外，其他寄存器用于存儲(chǔ)信號(hào)tdi中的其他數(shù)據(jù)。對(duì)應(yīng)的，多路選擇器421-42n也就選擇相應(yīng)數(shù)據(jù)向下傳輸。

圖5是本發(fā)明一實(shí)施例所述的掃描鏈電路223的示意圖。如圖5所示，掃描鏈電路223包括多個(gè)掃描鏈，且每條掃描鏈包括多個(gè)串聯(lián)的掃描用d型觸發(fā)器，下面以sdff表示，每個(gè)sdff皆連接于待測(cè)集成電路225需要檢測(cè)邏輯關(guān)系之處，且每個(gè)sdff皆由時(shí)鐘信號(hào)gclk所控制。每次掃描測(cè)試開始時(shí)，掃描鏈電路在初始化信號(hào)rst的作用下，將所有sdff鎖存的數(shù)據(jù)置1或置0，再在圖4所示之多路選擇器輸出之其他數(shù)據(jù)的催動(dòng)下將自待測(cè)集成電路225獲得的內(nèi)部邏輯值，即測(cè)試結(jié)果sdata1-sdatam輸出至第二jtag寄存鏈電路224。根據(jù)本發(fā)明的一實(shí)施例，測(cè)試結(jié)果sdata1-sdatam反映待測(cè)集成電路225內(nèi)部的邏輯關(guān)系狀況，例如是否有短路、斷路、邏輯錯(cuò)誤等等。根據(jù)本發(fā)明的另一實(shí)施例，圖5所示之掃描鏈電路223也可直接取待測(cè)集成電路225本身所含d型觸發(fā)器，結(jié)合多路選擇器串聯(lián)而成，因此，掃描鏈電路223可以內(nèi)置于待測(cè)集成電路225。

圖6是本發(fā)明一實(shí)施例所述的第二jtag寄存鏈電路224的示意圖。如圖6所示，第二jtag寄存鏈電路224由多個(gè)串聯(lián)的寄存器以及多個(gè)多路選擇器組成。

如圖6所示，當(dāng)該測(cè)試系統(tǒng)處于jtag模式，多個(gè)串聯(lián)的寄存器611-61m依次相連，對(duì)應(yīng)獲取掃描鏈電路223的測(cè)試結(jié)果數(shù)據(jù)sdata1-sdatam，并在第一jtag寄存鏈電路222不停灌入數(shù)據(jù)tdi的驅(qū)動(dòng)下，串行排列測(cè)試結(jié)果數(shù)據(jù)sdata1-sdatam并輸出測(cè)試結(jié)果輸出信號(hào)tdo至測(cè)試數(shù)據(jù)寄存器330。因?yàn)樽钅┮粋€(gè)寄存器61m還接收到灌入的信號(hào)tdi，從而將輸出測(cè)試結(jié)果輸出信號(hào)tdo向寄存器611方向依次推送，所以除串行排列的測(cè)試結(jié)果數(shù)據(jù)sdata1-sdatam外，信號(hào)tdo中還夾雜著灌入的信號(hào)tdi。為保證信號(hào)tdi僅起到觸發(fā)數(shù)據(jù)推送的作用，不影響輸出測(cè)試結(jié)果輸出信號(hào)tdo，根據(jù)本發(fā)明的一實(shí)施例，灌入的信號(hào)tdi帶有一標(biāo)志位，可以被jtag接口221中的第二多路選擇器350識(shí)別進(jìn)而判定無效。根據(jù)本發(fā)明的另一實(shí)施例，寄存器611-61m的個(gè)數(shù)為m，因此每讀取m個(gè)數(shù)據(jù)后，jtag接口221中的第二多路選擇器350拋棄1個(gè)灌入的信號(hào)tdi數(shù)據(jù)。根據(jù)本發(fā)明的另一實(shí)施例，jtag接口221中的第二多路選擇器350直接比較信號(hào)tdo與信號(hào)tdi，過濾掉信號(hào)tdo中包含的tdi數(shù)據(jù)。根據(jù)本發(fā)明的一實(shí)施例，寄存器611-61m可以是d型觸發(fā)器。

如圖6所示，當(dāng)該測(cè)試系統(tǒng)處于ate模式，由多個(gè)多路選擇器621-62m選擇將測(cè)試結(jié)果數(shù)據(jù)sdata1-sdatam直接并行輸出至原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104。

根據(jù)本發(fā)明的實(shí)施例，該測(cè)試系統(tǒng)還包括控制器，便于用戶選擇該測(cè)試系統(tǒng)的操作模式，該控制器產(chǎn)生控制信號(hào)s，該控制信號(hào)s作用于第一寄存鏈電路222所含的n個(gè)多路選擇器421-42n，以及第二寄存鏈電路224所含的m個(gè)多路選擇器621-62m。當(dāng)用戶選擇將該測(cè)試系統(tǒng)置于jtag模式，該控制信號(hào)s控制n個(gè)多路選擇器421-42n選擇將測(cè)試數(shù)據(jù)輸入信號(hào)tdi傳送給掃描鏈電路223以及待測(cè)集成電路225，該控制信號(hào)s還控制m個(gè)多路選擇器621-62m處于失能狀態(tài)。該控制器可以置于電路板220之上，也可以置于電路板220之外。

當(dāng)用戶選擇將該測(cè)試系統(tǒng)置于ate模式，信號(hào)s控制n個(gè)多路選擇器421-42n選擇自原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104獲取的數(shù)據(jù)輸出至掃描鏈電路223，以及待測(cè)集成電路225，該信號(hào)s還致能m個(gè)多路選擇器621-62m，使多路選擇器621-62m獲得掃描測(cè)試結(jié)果并傳輸給原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口104。

根據(jù)本發(fā)明的一實(shí)施例，要滿足各種待測(cè)集成電路的掃描測(cè)試需求，前述保留原集成電路自動(dòng)測(cè)試系統(tǒng)之?dāng)?shù)據(jù)接口的電路板220可以擴(kuò)展，即多個(gè)電路板220可以串接以支持大型待測(cè)集成電路的掃描測(cè)試。

根據(jù)本發(fā)明的一實(shí)施例，jtag接口221所包括的測(cè)試存取端口控制器310可以向第一jtag寄存鏈電路222以及第二jtag寄存鏈電路224輸出測(cè)試時(shí)鐘信號(hào)tck，該測(cè)試時(shí)鐘信號(hào)tck作用于第一jtag寄存鏈電路222以及第二jtag寄存鏈電路224上的每一寄存器。

根據(jù)本發(fā)明的一實(shí)施例，第一jtag寄存鏈電路222以及第二jtag寄存鏈電路224中所含的多個(gè)串聯(lián)的寄存器可以內(nèi)置于jtag接口221所含的多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n。

根據(jù)本發(fā)明的一實(shí)施例，也可以直接使用jtag接口221所包括的多個(gè)測(cè)試數(shù)據(jù)寄存器331-33n中的資源作為第一jtag寄存鏈電路222以及第二jtag寄存鏈電路224所含的串聯(lián)的寄存器。

根據(jù)本發(fā)明的一實(shí)施例，jtag接口221接收測(cè)試結(jié)果信號(hào)tdo，過濾處理信號(hào)tdo中所含的tdi數(shù)據(jù)，得到信號(hào)tdol，并將信號(hào)tdol回傳至處理器210。處理器210根據(jù)接收到的信號(hào)tdol判斷待測(cè)集成電路225中是否發(fā)生故障，即內(nèi)部是否有邏輯關(guān)系錯(cuò)誤，例如短路、斷路等，從而決定是否建立集成電路模型，還原故障點(diǎn)所在位置以供用戶進(jìn)行下一步處理。

圖7是本發(fā)明一實(shí)施例所述的處理器210的示意圖。如圖7所示，處理器210包括定位模塊701，模型生成模塊703，以及人機(jī)交互界面705。

如圖7所示，根據(jù)本發(fā)明的一實(shí)施例，如果待測(cè)集成電路225不存在故障，則判斷待測(cè)集成電路225為合格電路。如果待測(cè)集成電路225存在故障，則由定位模塊701實(shí)時(shí)獲得信號(hào)tdol，確認(rèn)無效的tdi信號(hào)數(shù)據(jù)全部濾除后，根據(jù)tdol的傳送順序溯源得出掃描鏈電路上每一sdff的坐標(biāo)，并將該每一sdff的坐標(biāo)實(shí)時(shí)傳送至模型生成模塊703。模型生成模塊703根據(jù)定位模塊701溯源的每一sdff的坐標(biāo)實(shí)時(shí)仿真得到一待測(cè)集成電路內(nèi)部邏輯關(guān)系立體模型，并在該立體模型上標(biāo)注故障點(diǎn)位置，在人機(jī)交互界面705上直接向用戶顯示，由用戶確定該內(nèi)部邏輯關(guān)系錯(cuò)誤的點(diǎn)是否方便修復(fù)。

綜上所述，本發(fā)明所提出的測(cè)試系統(tǒng)，兼有ate測(cè)試與jtag測(cè)試兩種模式，適應(yīng)面更廣。用戶可以在待測(cè)集成電路較多或較大的時(shí)候，通過處理器，例如個(gè)人計(jì)算機(jī)，在任何地方直接對(duì)待測(cè)集成電路進(jìn)行掃描測(cè)試，并利用生成的模型直觀判斷待測(cè)集成電路的狀態(tài)。用戶也可以在待測(cè)集成電路較少或較小的時(shí)候，直接使用ate測(cè)試系統(tǒng)完成對(duì)待測(cè)集成電路的全功能測(cè)試。

本說明書中所提到的「一實(shí)施例」或「實(shí)施例」，表示與實(shí)施例有關(guān)的所述特定的特征、結(jié)構(gòu)、或特性是包含根據(jù)本發(fā)明的至少一個(gè)實(shí)施例中，但并不表示它們存在于每一個(gè)實(shí)施例中。因此，在本說明書中不同地方出現(xiàn)的「在一實(shí)施例中」或「在實(shí)施例中」詞組并不必然表示本發(fā)明的相同實(shí)施例。

以上段落使用多種層面描述。顯然的，本文的教導(dǎo)可以多種方式實(shí)現(xiàn)，而在范例中公開的任何特定架構(gòu)或功能僅為代表性的狀況。根據(jù)本文的教導(dǎo)，任何本領(lǐng)域技術(shù)人員應(yīng)理解在本文公開的各層面可獨(dú)立實(shí)施或兩種以上的層面可以合并實(shí)施。

雖然本發(fā)明已以較佳實(shí)施例公開如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當(dāng)可以作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視所附權(quán)利要求所界定的為準(zhǔn)。