本實(shí)用新型屬于射頻通信技術(shù)領(lǐng)域，具體涉及一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置。

背景技術(shù)：

信號(hào)發(fā)生器和數(shù)字示波器作為實(shí)驗(yàn)信號(hào)測量和分析的兩種儀器，其中，DDS(直接數(shù)字式頻率合成器)具有可發(fā)生任意波形、精度高等優(yōu)點(diǎn)，DSO(數(shù)字存儲(chǔ)示波器)可長期儲(chǔ)存波形并具有波形分析處理能力等優(yōu)點(diǎn)，這使得它們在電子測量技術(shù)領(lǐng)域日益普及。

在國內(nèi)，數(shù)字示波器領(lǐng)域的技術(shù)研究尚處于初級(jí)階段，品牌數(shù)字示波器幾乎被國外廠家全部占領(lǐng)。但是由于國內(nèi)消費(fèi)水平相對較低，昂貴的數(shù)字示波器的消費(fèi)能力非常有限，難于普及，仍然還有大量的模擬示波器在使用，這些都嚴(yán)重的妨礙我國在數(shù)字示波器領(lǐng)域的發(fā)展。

傳統(tǒng)的模擬示波器存在諸多弊端：第一，模擬示波器升級(jí)困難；第二，模擬示波器的造價(jià)高；第三，模擬示波器的精度低；第四，模擬示波器操作復(fù)雜；第五，模擬示波器處理的是模擬信號(hào)，模擬信號(hào)處理起來很困難。另外，傳統(tǒng)信號(hào)發(fā)生器和示波器的體積都比較大，需要通過各種連接線連接，不便于操作攜帶。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型要解決的技術(shù)問題是能夠克服傳統(tǒng)示波器體積大、功能單一、造價(jià)高、精度低、操作復(fù)雜和數(shù)據(jù)引線容易破損，接觸不良造成檢測到的信號(hào)不精確等缺點(diǎn)，而提供一種成本低，便攜方便，集成度高，功耗低，易操作的既能提供信號(hào)發(fā)生又能檢測信號(hào)的DDS 信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置。

為解決上述技術(shù)問題，本實(shí)用新型采用的技術(shù)方案為：

一種DDS信號(hào)發(fā)生和數(shù)字存儲(chǔ)示波器裝置，包括依次通訊連接的DDS與DSO子系統(tǒng)模塊、主控模塊、藍(lán)牙模塊和Android終端，所述DDS與DSO子系統(tǒng)模塊的輸入端與DDS輸出信號(hào)處理模塊的輸入端相連，所述DDS輸出信號(hào)處理模塊的輸出端依次連有BNC接口1和BNC連接線，所述DDS與DSO子系統(tǒng)模塊的輸入端與DSO 輸入信號(hào)處理模塊的輸出端相連，所述DSO輸入信號(hào)處理模塊的輸入端連有BNC接口2，所述BNC接口2與衰減探頭相連，所述藍(lán)牙模塊、主控模塊、DDS與DSO子系統(tǒng)模塊、DDS輸出信號(hào)處理模塊和DSO輸入信號(hào)處理模塊分別與電源控制模塊電相連。

所述主控制模塊包括STM32F103VC單片機(jī)。

所述DDS與DSO子系統(tǒng)模塊包括EP4CE6E22C8N FPGA芯片，所述EP4CE6E22C8N FPGA芯片包括依次連接的相位累加器和波形表儲(chǔ)存器，所述波形表儲(chǔ)存器與所述DDS輸出信號(hào)處理模塊相連，所述相位累加器與所述主控模塊相連，寄存器的一端與所述DSO輸入信號(hào)處理模塊相連。另一端與所述主控模塊相連。

所述DDS輸出信號(hào)處理模塊包括依次單向連接的DAC電路、運(yùn)算放大電路、低通濾波電路，所述低通濾波電路與所述BNC接口1 相連，所述DAC電路與所述DDS與DSO子系統(tǒng)模塊相連。

所述DAC電路包括AD9708芯片，所述運(yùn)算放大電路包括 AD8605芯片，所述低通濾波電路包括四階低通濾波器。

所述藍(lán)牙模塊包括HC-05。

所述電源控制模塊包括5V/3A電源適配器接口、降壓電路、穩(wěn)壓電路1、穩(wěn)壓電路2、升降壓式變換電路，所述5V/3A電源適配器接口和所述降壓電路相連，所述穩(wěn)壓電路1接所述降壓電路的3.3V 輸出電壓，所述穩(wěn)壓電路2接所述降壓電路的5V輸出電壓，所述升降壓式變換電路分別接所述降壓電路的5V輸出電壓和地。

所述升降壓式變換電路包括MC34063ADR芯片，所述降壓電路包括AOZ1016AI芯片。

本實(shí)用新型的有益效果：本實(shí)用新型提供的一種DDS信號(hào)發(fā)生和數(shù)字存儲(chǔ)示波器裝置，使用Android終端顯示探頭檢測信號(hào)并控制 DDS的輸出波形的類型、頻率、相位和幅度等參數(shù)，使得整體系統(tǒng)機(jī)構(gòu)緊湊，集成度高，減小了體積，降低了功耗，提高了人機(jī)交互；數(shù)據(jù)傳輸采用藍(lán)牙模塊可以避免輸出數(shù)據(jù)引線破損，接觸不良造成檢測到的信號(hào)不精確的問題；DDS輸出信號(hào)處理模塊中的8位D/A轉(zhuǎn)換器AD9708，轉(zhuǎn)換速率高達(dá)125MSPS；DSO輸入信號(hào)模塊的8位 A/D轉(zhuǎn)換器AD9280，能夠有效地測量各種高、低速的電壓信號(hào)。

附圖說明

圖1為本實(shí)用新型一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置的結(jié)構(gòu)框圖。

圖2為本實(shí)用新型一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置的主控模塊連接圖。

圖3為本實(shí)用新型一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置的DDS輸入信號(hào)處理模塊結(jié)構(gòu)框圖。

圖4為本實(shí)用新型一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置的DSO輸出信號(hào)處理模塊。

圖5為本實(shí)用新型一種DDS信號(hào)發(fā)生和無線數(shù)字存儲(chǔ)示波器裝置中電源模塊的結(jié)構(gòu)框圖。

具體實(shí)施方式

下面結(jié)合附圖對本實(shí)用新型作進(jìn)一步描述，以下實(shí)施例僅用于更加清楚地說明本實(shí)用新型的技術(shù)方案，而不能以此來限制本實(shí)用新型的保護(hù)范圍。

如圖1所示，一種DDS信號(hào)發(fā)生和數(shù)字存儲(chǔ)示波器裝置，包括依次通訊連接的DDS與DSO子系統(tǒng)模塊、主控模塊、藍(lán)牙模塊和 Android終端，所述DDS與DSO子系統(tǒng)模塊的輸出端與DDS輸出信號(hào)處理模塊的輸入端相連，所述DDS輸出信號(hào)處理模塊的輸出端依次連有BNC接口1和BNC連接線，所述DDS與DSO子系統(tǒng)模塊的輸入端與DSO輸入信號(hào)處理模塊的輸出端相連，所述DSO輸入信號(hào)處理模塊的輸入端連有BNC接口2，所述BNC接口2與衰減探頭相連，所述藍(lán)牙模塊、主控模塊、DDS與DSO子系統(tǒng)模塊、DDS輸出信號(hào)處理模塊和DSO輸入信號(hào)處理模塊分別與電源控制模塊電相連。其中，DDS輸出信號(hào)處理模塊通過BNC接口1和BNC連接線輸出波形信號(hào)，DSO輸入信號(hào)處理模塊通過BNC接口2連接衰減探頭，所述DSO輸入信號(hào)處理模塊通過衰減探頭來測量外部信號(hào)、并轉(zhuǎn)換成數(shù)字信號(hào)存儲(chǔ)于DDS與DSO子系統(tǒng)模塊的RAM中；所述控制模塊通過藍(lán)牙模塊與Android終端進(jìn)行通信。

如圖2所示，所述主控制模塊優(yōu)選為STM32F103VC單片機(jī)。 STM32F103VC單片機(jī)通過藍(lán)牙模塊與Android終端進(jìn)行通信，藍(lán)牙模塊接電源控制模塊提供的+5V電壓，藍(lán)牙模塊的TXD、RXD分別依次與STM32F103VC單片機(jī)的PB10、PB11相連；所述藍(lán)牙模塊優(yōu)選為HC-05，其波特率為1382400bps，抗干擾能力強(qiáng)，發(fā)送速度快，實(shí)際測量發(fā)送到接收時(shí)間可達(dá)到5us，可以避免使用數(shù)據(jù)引線接觸不良造成誤差，Android終端還可以通過藍(lán)牙模塊設(shè)置DDS波形信號(hào)參數(shù)，降低了成本與功耗，提高了人機(jī)交互。

所述DDS與DSO子系統(tǒng)模塊優(yōu)選為EP4CE6E22C8N FPGA芯片，所述EP4CE6E22C8N FPGA芯片包括相位累加器、波形表儲(chǔ)存器和寄存器，相位累加器和波形表儲(chǔ)存器依次連接，所述波形表儲(chǔ)存器與所述DDS輸出信號(hào)處理模塊相連，所述相位累加器與所述主控模塊相連，寄存器的一端與所述DSO輸入信號(hào)處理模塊相連。另一端與所述主控模塊相連。FPGA的PIN_142、PIN_141、PIN_28、 PIN_30、PIN_31、PIN_32、PIN_33、PIN_34、PIN_[127..138]的16 位FSMC接口分別與主控模塊STM32F103VC的PD1、PD0、PD15、PD14、PD12、PD10、PD9、PD8、PE[7..15]管腳相連進(jìn)行數(shù)據(jù)通訊。

如圖3所示，所述DDS輸出信號(hào)處理模塊包括依次單向連接的 DAC電路、運(yùn)算放大電路、低通濾波電路，所述低通濾波電路與所述BNC接口1連接。所述DAC轉(zhuǎn)換電路優(yōu)選為8位D/A轉(zhuǎn)換器 AD9708，轉(zhuǎn)換速度高達(dá)125MSPS。所述運(yùn)算放大電路優(yōu)選為AD9605 運(yùn)算放大器。所述低通濾波電路優(yōu)選為四階低通無源濾波器。BNC 接口與低通濾波器的輸出端相連，DDS輸出信號(hào)處理模塊的DB[7..0] 分別與FPGA模塊的FPGA的PIN_112、PIN_111、PIN_110、PIN_106、 PIN_105、PIN_104、PIN_103、PIN_101引腳相連，CLOCK與PIN_100 相連。

如圖4所示，所述DAC電路包括AD9708芯片，所述運(yùn)算放大電路包括AD8605芯片，所述低通濾波電路包括四階低通濾波器。所述DSO輸入信號(hào)處理模塊。所述DSO輸入信號(hào)處理模塊優(yōu)選為8位高速A/D轉(zhuǎn)換器AD9280芯片，BNC接口連接DSO輸入信號(hào)處理模塊的輸入端，衰減探頭通過連接BNC接口檢測待測信號(hào)。DSO輸入信號(hào)處理模塊的BIT[7..0]連接FPGA的PIN_113、PIN_114、PIN_115、 PIN_119、PIN_120、PIN_121、PIN_124、PIN_125引腳相連，CLK 引腳與PIN_126相連。DSO輸入信號(hào)處理模塊通過這些端口將檢測到的信號(hào)經(jīng)A/D轉(zhuǎn)換后的數(shù)字信號(hào)存入EP4CE6E22C8N FPGA芯片的寄存器中。

如圖5所示，所述電源控制模塊包括5V/3A電源適配器接口、降壓電路、穩(wěn)壓電路1、穩(wěn)壓電路2、升降壓式變換電路，所述5V/3A 電源適配器接口和所述降壓電路相連，所述穩(wěn)壓電路1接所述降壓電路的3.3V輸出電壓，所述穩(wěn)壓電路2接所述降壓電路的5V輸出電壓，所述升降壓式變換電路分別接所述降壓電路的5V輸出電壓和地。所述穩(wěn)壓電路1和穩(wěn)壓電路2分別采用AMS1117-2.5芯片和 AMS1117-1.2芯片且均接入+5V電壓，分別產(chǎn)生+2.5V和+1.2V電壓；所述升降壓式變換電路MC34063ADR芯片接入+5V電壓產(chǎn)生-5V電壓。電源控制模塊為主控模塊提供+3.3V和+5V電壓，為FPGA模塊提供+3.3V、+2.5V、+1.2V電壓，為DDS輸出信號(hào)處理模塊提供+5V、 -5V、+3.3V電壓，為DSO輸出信號(hào)處理模塊提供+5V、-5V、+3.3V 電壓，為藍(lán)牙模塊提供+5V電壓。

本實(shí)用新型通過帶有電壓幅度衰減的探頭接入待測信號(hào)，利用基于STM32F103VC單片機(jī)和傳輸效率較高的HC-05藍(lán)牙，來實(shí)現(xiàn)信號(hào)的采集、處理，并結(jié)合Android終端將檢測到的信號(hào)數(shù)據(jù)在顯示屏上進(jìn)行實(shí)時(shí)顯示，還有可以通過Android終端控制DDS信號(hào)輸出的幅度、頻率和相位參數(shù)，使得本實(shí)用新型整機(jī)具備集成度高，便于攜帶操作，成本低且多功能的優(yōu)點(diǎn)。

以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出：對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。