本技術(shù)屬于憶阻器陣列測(cè)試，特別是涉及一種憶阻器陣列測(cè)試方法及系統(tǒng)。

背景技術(shù)：

1、憶阻器陣列是具有記憶功能的新型非線性電阻，其阻值能隨電荷流經(jīng)的方向和數(shù)量發(fā)生相應(yīng)變化，從而記憶住每時(shí)每刻流經(jīng)的電荷量，當(dāng)不再有電荷流經(jīng)時(shí)，阻值能保持不變。因此，憶阻器陣列作為具有非線性動(dòng)態(tài)阻變特性、高速、低功耗、高集成度、存儲(chǔ)與計(jì)算融合功能的新型電子器件，測(cè)試

2、憶阻器陣列的性能，對(duì)信息存儲(chǔ)與邏輯計(jì)算及其融合、類腦功能器件等領(lǐng)域具有重大的意義。

3、目前，對(duì)憶阻器陣列進(jìn)行測(cè)試，一般是對(duì)單個(gè)憶阻器陣列的電流特性進(jìn)行分析，無(wú)法對(duì)采用相同憶阻材料但不同研制工藝生產(chǎn)出來(lái)的多個(gè)同類憶阻器陣列進(jìn)行性能對(duì)比，也無(wú)法對(duì)采用相同研制工藝但不同憶阻材料生產(chǎn)出來(lái)的異類憶阻器陣列進(jìn)行性能對(duì)比，導(dǎo)致無(wú)法快速篩選出最佳的研制工藝和最佳的憶阻材料，使得高性能的憶阻器陣列的研發(fā)效率非常低。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)的目的為提供一種憶阻器陣列測(cè)試方法及系統(tǒng)；本技術(shù)提供的憶阻器陣列測(cè)試方法及系統(tǒng)，既可以對(duì)采用相同憶阻材料但不同研制工藝生產(chǎn)出來(lái)的多個(gè)同類憶阻器陣列同時(shí)進(jìn)行測(cè)試，輸出同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，也可以對(duì)采用相同研制工藝但不同憶阻材料生產(chǎn)出來(lái)的異類憶阻器陣列同時(shí)進(jìn)行測(cè)試，輸出異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，通過(guò)同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告或異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，可以對(duì)多種研制工藝的同類憶阻器陣列或多種憶阻材料的異類憶阻器陣列的性能進(jìn)行對(duì)比分析，快速篩選出最佳的研制工藝和最佳的憶阻材料，從而能夠有效地提升高性能憶阻器陣列的研發(fā)效率。

2、本技術(shù)提供的技術(shù)方案如下：

3、一種憶阻器陣列測(cè)試方法，應(yīng)用于憶阻器陣列測(cè)試系統(tǒng)，所述測(cè)試系統(tǒng)包括測(cè)試啟動(dòng)控制模塊、測(cè)試控制模塊和模擬器，所述方法包括：

4、所述測(cè)試啟動(dòng)控制模塊在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取同類憶阻器陣列測(cè)試文件，并根據(jù)所述同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令；

5、所述測(cè)試控制模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器；

6、所述模擬器在接收到所述同類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送同類測(cè)試信號(hào)至多個(gè)所述同類憶阻器陣列，接收多個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)并處理后輸出；

7、所述測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的同類測(cè)試數(shù)據(jù)和所述同類憶阻器陣列測(cè)試項(xiàng)列表，得到同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告；

8、所述測(cè)試啟動(dòng)控制模塊在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取異類憶阻器陣列測(cè)試文件，并根據(jù)所述異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令；

9、所述測(cè)試控制模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)異類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器；

10、所述模擬器在接收到所述異類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送異類測(cè)試信號(hào)至多個(gè)所述異類憶阻器陣列，接收多個(gè)所述異類憶阻器陣列的異類測(cè)試數(shù)據(jù)并處理后輸出；

11、所述測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的異類測(cè)試數(shù)據(jù)和所述異類憶阻器陣列測(cè)試項(xiàng)列表，得到異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告。

12、可選地，所述測(cè)試控制模塊包括測(cè)試控制處理模塊和測(cè)試通道控制模塊；

13、所述測(cè)試控制模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器，包括：

14、所述測(cè)試控制處理模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述同類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊；

15、所述測(cè)試通道控制模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器；

16、所述測(cè)試控制模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)異類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器，包括：

17、所述測(cè)試控制處理模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述異類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊；

18、所述測(cè)試通道控制模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述異類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器。

19、可選地，所述測(cè)試啟動(dòng)控制模塊包括微處理器、數(shù)據(jù)選擇器和輸入加密接口；

20、所述測(cè)試啟動(dòng)控制模塊在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取同類憶阻器陣列測(cè)試文件，并根據(jù)所述同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令，包括：

21、所述微處理器在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，發(fā)送同類數(shù)據(jù)導(dǎo)入指令至所述數(shù)據(jù)選擇器；

22、所述數(shù)據(jù)選擇器在接收到所述同類數(shù)據(jù)導(dǎo)入指令后，打開(kāi)與所述輸入加密接口連通的數(shù)據(jù)導(dǎo)入通道，并發(fā)送所述同類數(shù)據(jù)導(dǎo)入指令至所述輸入加密接口；

23、所述輸入加密接口在接收到所述同類數(shù)據(jù)導(dǎo)入指令后，獲取同類憶阻器陣列測(cè)試文件并進(jìn)行加密處理后輸出至所述數(shù)據(jù)選擇器；

24、所述數(shù)據(jù)選擇器將接收到的加密后的同類憶阻器陣列測(cè)試文件發(fā)送至所述微處理器；

25、所述微處理器根據(jù)所述加密后的同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令；

26、所述測(cè)試啟動(dòng)控制模塊在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取異類憶阻器陣列測(cè)試文件，并根據(jù)所述異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令，包括：

27、所述微處理器在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，發(fā)送異類數(shù)據(jù)導(dǎo)入指令至所述數(shù)據(jù)選擇器；

28、所述數(shù)據(jù)選擇器在接收到所述異類數(shù)據(jù)導(dǎo)入指令后，打開(kāi)與所述輸入加密接口連通的數(shù)據(jù)導(dǎo)入通道，并發(fā)送所述異類數(shù)據(jù)導(dǎo)入指令至所述輸入加密接口；

29、所述輸入加密接口在接收到所述異類數(shù)據(jù)導(dǎo)入指令后獲取異類憶阻器陣列測(cè)試文件并進(jìn)行加密處理后輸出至所述數(shù)據(jù)選擇器；

30、所述數(shù)據(jù)選擇器將接收到的加密后的異類憶阻器陣列測(cè)試文件發(fā)送至所述微處理器；

31、所述微處理器根據(jù)所述加密后的異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令。

32、可選地，所述測(cè)試啟動(dòng)控制模塊還包括數(shù)據(jù)儲(chǔ)存器和第一輸出加密接口和第二輸出加密接口；

33、在所述測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的同類測(cè)試數(shù)據(jù)和所述同類憶阻器陣列測(cè)試項(xiàng)列表，得到同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告之后，所述方法還包括：

34、所述微處理器將所述同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告存儲(chǔ)至所述數(shù)據(jù)儲(chǔ)存器，并發(fā)送同類數(shù)據(jù)導(dǎo)出指令至所述數(shù)據(jù)選擇器；

35、所述數(shù)據(jù)選擇器在接收到所述同類數(shù)據(jù)導(dǎo)出指令后，打開(kāi)與所述第一輸出加密接口連通的同類數(shù)據(jù)導(dǎo)出通道，并發(fā)送同類數(shù)據(jù)導(dǎo)出指令至所述第一輸出加密接口；

36、所述第一輸出加密接口在接收到所述同類數(shù)據(jù)導(dǎo)出指令后，將所述同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告加密處理后輸出；

37、在所述測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的異類測(cè)試數(shù)據(jù)和所述異類憶阻器陣列測(cè)試項(xiàng)列表，得到異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告之后，所述方法還包括：

38、所述微處理器將所述異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告存儲(chǔ)至所述數(shù)據(jù)儲(chǔ)存器，并發(fā)送異類數(shù)據(jù)導(dǎo)出指令至所述數(shù)據(jù)選擇器；

39、所述數(shù)據(jù)選擇器在接收到所述異類數(shù)據(jù)導(dǎo)出指令后，打開(kāi)與所述第二輸出加密接口連通的異類數(shù)據(jù)導(dǎo)出通道，并發(fā)送異類數(shù)據(jù)導(dǎo)出指令至所述第二輸出加密接口；

40、所述第二輸出加密接口在接收到所述異類數(shù)據(jù)導(dǎo)出指令后，?將所述異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告加密處理后輸出。

41、可選地，所述模擬器包括第一fpga和第二fpga，所述測(cè)試控制處理模塊包括微控制單元mcu、第一fpga識(shí)別單元、第二fpga識(shí)別單元、第一切換開(kāi)關(guān)、第二切換開(kāi)關(guān)和復(fù)雜可編程邏輯器件cpld；

42、所述測(cè)試控制處理模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述異類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊，包括：

43、所述mcu根據(jù)所述異類憶阻器陣列測(cè)試模式指令，生成第一識(shí)別指令并輸出；

44、所述第一fpga識(shí)別單元根據(jù)所述第一識(shí)別指令對(duì)所述第一fpga進(jìn)行識(shí)別，在識(shí)別到所述第一fpga時(shí)，發(fā)送第一識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第一fpga時(shí)，發(fā)送第一識(shí)別失敗信號(hào)至所述mcu；

45、所述第二fpga識(shí)別單元根據(jù)所述第一識(shí)別指令對(duì)所述第二fpga進(jìn)行識(shí)別，在識(shí)別到所述第二fpga時(shí)，發(fā)送第二識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第二fpga時(shí)，發(fā)送第二識(shí)別失敗信號(hào)至所述mcu；

46、所述mcu在接收到所述第一識(shí)別成功信號(hào)和所述第二識(shí)別成功信號(hào)后，發(fā)送第一控制信號(hào)至所述第一切換開(kāi)關(guān)和所述第二切換開(kāi)關(guān)，并將所述異類憶阻器陣列測(cè)試模式指令發(fā)送所述cpld，或者，所述mcu在接收到所述第一識(shí)別成功信號(hào)或所述第二識(shí)別成功信號(hào)后，控制關(guān)閉所述第二fpga或所述第一fpga，發(fā)送第二控制信號(hào)至所述第一切換開(kāi)關(guān)或所述第二切換開(kāi)關(guān)，并將所述異類憶阻器陣列測(cè)試模式指令發(fā)送至所述cpld；

47、所述第一切換開(kāi)關(guān)在接收到所述第一控制信號(hào)后，切換至所述第一fpga與所述所述cpld之間的通道，或者，所述第一切換開(kāi)關(guān)在接收到所述第二控制信號(hào)后，切換至所述第一fpga與所述cpld之間的通道；

48、所述第二切換開(kāi)關(guān)在接收到所述第一控制信號(hào)后，切換至所述第二fpga與所述cpld之間的通道，或者，所述第二切換開(kāi)關(guān)在接收到所述第二控制信號(hào)后，切換至所述第二fpga與所述cpld之間的通道；

49、所述cpld將接收到的異類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊。

50、可選地，所述測(cè)試控制處理模塊還包括合并單元；

51、所述測(cè)試控制處理模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述同類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊，包括：

52、所述mcu根據(jù)所述同類憶阻器陣列測(cè)試模式指令，生成第二識(shí)別指令并輸出；

53、所述第一fpga識(shí)別單元根據(jù)所述第二識(shí)別指令對(duì)所述第一fpga進(jìn)行識(shí)別，在識(shí)別到所述第一fpga時(shí)，發(fā)送第三識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第一fpga時(shí)，發(fā)送第三識(shí)別失敗信號(hào)至所述mcu；

54、所述第二fpga識(shí)別單元根據(jù)所述第二識(shí)別指令對(duì)所述第二fpga進(jìn)行識(shí)別，在識(shí)別到所述第二fpga時(shí)，發(fā)送第四識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第二fpga時(shí)，發(fā)送第四識(shí)別失敗信號(hào)至所述mcu；

55、所述mcu在接收到所述第三識(shí)別成功信號(hào)和所述第四識(shí)別成功信號(hào)后，發(fā)送第三控制信號(hào)至所述第一切換開(kāi)關(guān)和所述第二切換開(kāi)關(guān)，并將所述同類憶阻器陣列測(cè)試模式指令發(fā)送所述cpld；

56、所述第一切換開(kāi)關(guān)在接收到所述第三控制信號(hào)后，切換至所述第一fpga與所述所述合并單元之間的通道；

57、所述第二切換開(kāi)關(guān)在接收到所述第三控制信號(hào)后，切換至所述第二fpga與所述合并單元之間的通道；

58、所述mcu在接收到所述第三識(shí)別成功信號(hào)或所述第四識(shí)別成功信號(hào)后，控制關(guān)閉所述第二fpga或所述第一fpga，發(fā)送第四控制信號(hào)至所述第一切換開(kāi)關(guān)或所述第二切換開(kāi)關(guān)，并將所述同類憶阻器陣列測(cè)試模式指令發(fā)送至所述cpld；

59、所述第一切換開(kāi)關(guān)在接收到所述第四控制信號(hào)后，切換至所述第一fpga與所述合并單元之間的通道，或者所述第二切換開(kāi)關(guān)在接收到所述第四控制信號(hào)后，切換至所述第二fpga與所述合并單元之間的通道；

60、所述cpld將接收到的同類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊。

61、可選地，

62、所述模擬器在接收到所述異類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送異類測(cè)試信號(hào)至多個(gè)所述異類憶阻器陣列，接收多個(gè)所述異類憶阻器陣列的異類測(cè)試數(shù)據(jù)并處理后輸出，包括：

63、所述第一fpga和/或所述第二fpga在接收到所述異類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第一異類測(cè)試信號(hào)和/或第二異類測(cè)試信號(hào)，并輸出至所述cpld；

64、所述cpld將所述第一異類測(cè)試信號(hào)和所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊分別發(fā)送至第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)分別發(fā)送至所述第一fpga和所述第二fpga，或者將所述第一異類測(cè)試信號(hào)或所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至所述第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

65、所述第一fpga將所述第一異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器，或者將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器；

66、所述第二fpga將所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器，或者將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器；

67、其中，所述異類測(cè)試信號(hào)包括所述第一異類測(cè)試信號(hào)和所述第二異類測(cè)試信號(hào)，所述異類憶阻器陣列包括所述第一異類憶阻器陣列和所述第二異類憶阻器陣列，所述異類測(cè)試數(shù)據(jù)包括所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)，所述異類測(cè)試信號(hào)為高頻脈沖信號(hào)和/或低頻脈沖信號(hào)和/或交流電信號(hào)和/或直流電信號(hào)；

68、所述模擬器在接收到所述同類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送同類測(cè)試信號(hào)至多個(gè)所述同類憶阻器陣列，接收多個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)并處理后輸出，包括：

69、所述第一fpga和/或所述第二fpga在接收到所述同類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第一同類測(cè)試信號(hào)和/或第二同類測(cè)試信號(hào)，并輸出至所述合并單元；

70、所述合并單元將所述第一同類測(cè)試信號(hào)和所述第二同類測(cè)試信號(hào)合并處理后輸出至所述cpld，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)輸出至所述cpld；

71、所述cpld將合并后的同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的各個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)，并將多個(gè)所述同類測(cè)試數(shù)據(jù)發(fā)送至所述合并單元；

72、所述合并單元將多個(gè)所述同類測(cè)試數(shù)據(jù)合并后，再將合并后的同類測(cè)試數(shù)據(jù)分成第一同類測(cè)試數(shù)據(jù)和第二同類測(cè)試數(shù)據(jù)，將所述第一同類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga，將所述第二同類測(cè)試數(shù)據(jù)發(fā)送至所述第二fpga，或者將所述合并后的同類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

73、所述第一fpga將所述第一同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器，或者將所述合并后的同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器；

74、所述第二fpga將所述第二同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器，或者將所述合并后的同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器；

75、其中，所述同類測(cè)試信號(hào)包括所述第一同類測(cè)試信號(hào)和所述第二同類測(cè)試信號(hào)，所述同類測(cè)試信號(hào)為高頻脈沖信號(hào)和/或低頻脈沖信號(hào)和/或交流電信號(hào)和/或直流電信號(hào)。

76、可選地，所述測(cè)試通道控制模塊包括：轉(zhuǎn)換器、放大器和測(cè)試通道控制單元；

77、所述測(cè)試通道控制模塊根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器，包括：

78、所述轉(zhuǎn)換器將接收到的所述同類憶阻器陣列測(cè)試模式指令，通過(guò)所述放大器發(fā)送至所述測(cè)試通道控制單元；

79、所述測(cè)試通道控制單元根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制單元中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述第一fpga和所述第二fpga；

80、所述測(cè)試通道控制模塊根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述異類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器，包括：

81、所述轉(zhuǎn)換器將接收到的所述異類憶阻器陣列測(cè)試模式指令，通過(guò)所述放大器發(fā)送至所述測(cè)試通道控制單元；

82、所述測(cè)試通道控制單元根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述異類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制單元中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述第一fpga和所述第二fpga。

83、可選地，

84、所述cpld將所述第一異類測(cè)試信號(hào)和所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊分別發(fā)送至第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)分別發(fā)送至所述第一fpga和所述第二fpga，或者將所述第一異類測(cè)試信號(hào)或所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至所述第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga，包括：

85、所述cpld將所述第一異類測(cè)試信號(hào)和/或所述第二異類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器；

86、所述轉(zhuǎn)換器將所述第一異類測(cè)試信號(hào)和/或所述第二異類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出；

87、所述放大器將轉(zhuǎn)換后的第一異類測(cè)試信號(hào)和/或轉(zhuǎn)換后的第一異類測(cè)試信號(hào)進(jìn)行放大處理后輸出；

88、所述測(cè)試通道控制單元將放大后的第一異類測(cè)試信號(hào)和放大后的第一異類測(cè)試信號(hào)分別發(fā)送至所述第一異類憶阻器陣列和所述第二異類憶阻器陣列，或者將放大后的第一異類測(cè)試信號(hào)或放大后的第二異類測(cè)試信號(hào)發(fā)送至所述第一異類憶阻器陣列和所述第二異類憶阻器陣列；

89、所述測(cè)試通道控制單元接收所述第一異類憶阻器陣列輸出的第一異類測(cè)試反饋信號(hào)和所述第二異類憶阻器陣列輸出的第二異類測(cè)試反饋信號(hào)；

90、所述放大器將所述第一異類測(cè)試反饋信號(hào)和第二異類測(cè)試反饋信號(hào)進(jìn)行放大處理后輸出；

91、所述轉(zhuǎn)換器將放大后的第一異類測(cè)試反饋信號(hào)和放大后的第二異類測(cè)試反饋信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換成第一異類測(cè)試數(shù)據(jù)和第二異類測(cè)試數(shù)據(jù)輸出至所述cpld；

92、所述cpld將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)分別發(fā)送至所述第一fpga和所述第二fpga，或者，將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

93、所述cpld將合并后的同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的各個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)，并將多個(gè)所述同類測(cè)試數(shù)據(jù)發(fā)送至所述合并單元，包括：

94、所述cpld將合并后的同類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器；

95、所述轉(zhuǎn)換器將所述合并后的同類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出；

96、所述放大器將轉(zhuǎn)換后的同類測(cè)試信號(hào)進(jìn)行放大處理后輸出，或者，將轉(zhuǎn)換后的第一同類測(cè)試信號(hào)或轉(zhuǎn)換后的第二同類測(cè)試信號(hào)進(jìn)行放大處理后輸出；

97、所述測(cè)試通道控制單元將放大后的同類測(cè)試信號(hào)發(fā)送至各個(gè)所述同類憶阻器陣列，或者，將放大后的第一同類測(cè)試信號(hào)或放大后的第二同類測(cè)試信號(hào)發(fā)送至各個(gè)所述同類憶阻器陣列；

98、所述測(cè)試通道控制單元接收各個(gè)所述同類憶阻器陣列輸出的同類測(cè)試反饋信號(hào)；

99、所述放大器將各個(gè)所述同類測(cè)試反饋信號(hào)進(jìn)行放大處理后輸出；

100、所述轉(zhuǎn)換器將各個(gè)放大后的同類測(cè)試反饋信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換成各個(gè)同類測(cè)試數(shù)據(jù)輸出至所述cpld；

101、所述cpld將各個(gè)所述同類測(cè)試數(shù)據(jù)發(fā)送至所述合并單元。

102、可選地，所述測(cè)試啟動(dòng)控制模塊還包括第三輸出加密接口，所述方法還包括：

103、所述微處理器在接收到憶阻器陣列故障分析指令時(shí)，根據(jù)所述同類測(cè)試數(shù)據(jù)和預(yù)設(shè)同類數(shù)據(jù)范圍，得到同類憶阻器陣列故障分析報(bào)告，或者根據(jù)所述異類測(cè)試數(shù)據(jù)和預(yù)設(shè)異類數(shù)據(jù)范圍，得到異類憶阻器陣列故障分析報(bào)告，并發(fā)送故障分析導(dǎo)出指令至所述數(shù)據(jù)選擇器；

104、所述數(shù)據(jù)選擇器在接收到所述故障分析導(dǎo)出指令后，打開(kāi)與所述第三輸出加密接口連通的故障分析導(dǎo)出通道，并發(fā)送所述同類憶阻器陣列故障分析報(bào)告或所述異類憶阻器陣列故障分析報(bào)告至所述第三輸出加密接口；

105、所述第三輸出加密接口對(duì)所述同類憶阻器陣列故障分析報(bào)告或所述異類憶阻器陣列故障分析報(bào)告進(jìn)行加密處理后輸出。

106、本技術(shù)還提供一種憶阻器陣列測(cè)試系統(tǒng)，包括測(cè)試啟動(dòng)控制模塊、測(cè)試控制模塊和模擬器；

107、所述測(cè)試啟動(dòng)控制模塊，用于在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取同類憶阻器陣列測(cè)試文件，并根據(jù)所述同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令；

108、所述測(cè)試控制模塊，用于根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器；

109、所述模擬器，用于在接收到所述同類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送同類測(cè)試信號(hào)至多個(gè)所述同類憶阻器陣列，接收多個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)并處理后輸出；

110、所述測(cè)試啟動(dòng)控制模塊，還用于根據(jù)多個(gè)處理后的同類測(cè)試數(shù)據(jù)和所述同類憶阻器陣列測(cè)試項(xiàng)列表，得到同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告；

111、所述測(cè)試啟動(dòng)控制模塊，還用于在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取異類憶阻器陣列測(cè)試文件，并根據(jù)所述異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令；

112、所述測(cè)試控制模塊還用于根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器和多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到所述模擬器和多個(gè)異類憶阻器陣列，則控制打開(kāi)所述測(cè)試控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器；

113、所述模擬器，還用于在接收到所述異類測(cè)試通道開(kāi)啟指令后，通過(guò)所述測(cè)試控制模塊發(fā)送異類測(cè)試信號(hào)至多個(gè)所述異類憶阻器陣列，接收多個(gè)所述異類憶阻器陣列的異類測(cè)試數(shù)據(jù)并處理后輸出；

114、所述測(cè)試啟動(dòng)控制模塊，還用于根據(jù)多個(gè)處理后的異類測(cè)試數(shù)據(jù)和所述異類憶阻器陣列測(cè)試項(xiàng)列表，得到異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告。

115、可選地，所述測(cè)試控制模塊包括測(cè)試控制處理模塊和測(cè)試通道控制模塊；

116、所述測(cè)試控制處理模塊，用于根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述同類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊；

117、所述測(cè)試通道控制模塊，用于根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述模擬器；

118、所述測(cè)試控制處理模塊，還用于根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)所述模擬器進(jìn)行識(shí)別，若識(shí)別到所述模擬器，則將所述異類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊；

119、所述測(cè)試通道控制模塊，還用于根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述異類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制模塊中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述模擬器。

120、可選地，所述測(cè)試啟動(dòng)控制模塊包括微處理器、數(shù)據(jù)選擇器和輸入加密接口；

121、所述微處理器，用于在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，發(fā)送同類數(shù)據(jù)導(dǎo)入指令至所述數(shù)據(jù)選擇器；

122、所述數(shù)據(jù)選擇器，用于在接收到所述同類數(shù)據(jù)導(dǎo)入指令后，打開(kāi)與所述輸入加密接口連通的數(shù)據(jù)導(dǎo)入通道，并發(fā)送所述同類數(shù)據(jù)導(dǎo)入指令至所述輸入加密接口；

123、所述輸入加密接口，用于在接收到所述同類數(shù)據(jù)導(dǎo)入指令后，獲取同類憶阻器陣列測(cè)試文件并進(jìn)行加密處理后輸出所述數(shù)據(jù)選擇器；

124、所述數(shù)據(jù)選擇器，還用于將接收到的加密后的同類憶阻器陣列測(cè)試文件發(fā)送至所述微處理器；

125、所述微處理器，還用于根據(jù)所述加密后的同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令；

126、所述微處理器，還用于在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，發(fā)送異類數(shù)據(jù)導(dǎo)入指令至所述數(shù)據(jù)選擇器；

127、所述數(shù)據(jù)選擇器，還用于在接收到所述異類數(shù)據(jù)導(dǎo)入指令后，打開(kāi)與所述輸入加密接口連通的數(shù)據(jù)導(dǎo)入通道，并發(fā)送所述異類數(shù)據(jù)導(dǎo)入指令至所述輸入加密接口；

128、所述輸入加密接口，還用于在接收到所述異類數(shù)據(jù)導(dǎo)入指令后獲取異類憶阻器陣列測(cè)試文件并進(jìn)行加密處理后輸出至所述數(shù)據(jù)選擇器；

129、所述數(shù)據(jù)選擇器，還用于將接收到的加密后的異類憶阻器陣列測(cè)試文件發(fā)送至所述微處理器；

130、所述微處理器，還用于根據(jù)加密后的異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令。

131、可選地，所述測(cè)試啟動(dòng)控制模塊還包括數(shù)據(jù)儲(chǔ)存器和第一輸出加密接口和第二輸出加密接口；

132、所述微處理器，還用于將所述同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告存儲(chǔ)至所述數(shù)據(jù)儲(chǔ)存器，并發(fā)送同類數(shù)據(jù)導(dǎo)出指令至所述數(shù)據(jù)選擇器；

133、所述數(shù)據(jù)選擇器，還用于在接收到所述同類數(shù)據(jù)導(dǎo)出指令后，打開(kāi)與所述第一輸出加密接口連通的同類數(shù)據(jù)導(dǎo)出通道，并發(fā)送同類數(shù)據(jù)導(dǎo)出指令至所述第一輸出加密接口；

134、所述第一輸出加密接口，用于在接收到所述同類數(shù)據(jù)導(dǎo)出指令后，將所述同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告加密處理后輸出；

135、所述微處理器，還用于將所述異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告存儲(chǔ)至所述數(shù)據(jù)儲(chǔ)存器，并發(fā)送異類數(shù)據(jù)導(dǎo)出指令至所述數(shù)據(jù)選擇器；

136、所述數(shù)據(jù)選擇器，還用于在接收到所述異類數(shù)據(jù)導(dǎo)出指令后，打開(kāi)與所述第二輸出加密接口連通的異類數(shù)據(jù)導(dǎo)出通道，并發(fā)送異類數(shù)據(jù)導(dǎo)出指令至所述第二輸出加密接口；

137、所述第二輸出加密接口，用于在接收到所述異類數(shù)據(jù)導(dǎo)出指令后，?將所述異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告加密處理后輸出。

138、可選地，所述模擬器包括第一fpga和第二fpga，所述測(cè)試控制處理模塊包括微控制單元mcu、第一fpga識(shí)別單元、第二fpga識(shí)別單元、第一切換開(kāi)關(guān)、第二切換開(kāi)關(guān)和復(fù)雜可編程邏輯器件cpld；

139、所述mcu，用于根據(jù)所述異類憶阻器陣列測(cè)試模式指令，生成第一識(shí)別指令并輸出；

140、所述第一fpga識(shí)別單元，用于根據(jù)所述第一識(shí)別指令對(duì)所述第一fpga進(jìn)行識(shí)別，在識(shí)別到所述第一fpga時(shí)，發(fā)送第一識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第一fpga時(shí)，發(fā)送第一識(shí)別失敗信號(hào)至所述mcu；

141、所述第二fpga識(shí)別單元，用于根據(jù)所述第一識(shí)別指令對(duì)所述第二fpga進(jìn)行識(shí)別，在識(shí)別到所述第二fpga時(shí)，發(fā)送第二識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第二fpga時(shí)，發(fā)送第二識(shí)別失敗信號(hào)至所述mcu；

142、所述mcu，還用于在接收到所述第一識(shí)別成功信號(hào)和所述第二識(shí)別成功信號(hào)后，發(fā)送第一控制信號(hào)至所述第一切換開(kāi)關(guān)和所述第二切換開(kāi)關(guān)，并將所述異類憶阻器陣列測(cè)試模式指令發(fā)送所述cpld；

143、所述第一切換開(kāi)關(guān)，用于在接收到所述第一控制信號(hào)后，切換至所述第一fpga與所述所述cpld之間的通道；

144、所述第二切換開(kāi)關(guān)，用于在接收到所述第一控制信號(hào)后，切換至所述第二fpga與所述cpld之間的通道；

145、所述mcu，還用于在接收到所述第一識(shí)別成功信號(hào)或所述第二識(shí)別成功信號(hào)后，控制關(guān)閉所述第二fpga或所述第一fpga，發(fā)送第二控制信號(hào)至所述第一切換開(kāi)關(guān)或所述第二切換開(kāi)關(guān)，并將所述異類憶阻器陣列測(cè)試模式指令發(fā)送至所述cpld；

146、所述第一切換開(kāi)關(guān)，還用于在接收到所述第二控制信號(hào)后，切換至所述第一fpga與所述cpld之間的通道；

147、所述第二切換開(kāi)關(guān)，還用于在接收到所述第二控制信號(hào)后，切換至所述第二fpga與所述cpld之間的通道；

148、所述cpld，用于將接收到的異類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊。

149、可選地，所述測(cè)試控制處理模塊還包括合并單元；

150、所述mcu，還用于根據(jù)所述同類憶阻器陣列測(cè)試模式指令，生成第二識(shí)別指令并輸出；

151、所述第一fpga識(shí)別單元，還用于根據(jù)所述第二識(shí)別指令對(duì)所述第一fpga進(jìn)行識(shí)別，在識(shí)別到所述第一fpga時(shí)，發(fā)送第三識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第一fpga時(shí)，發(fā)送第三識(shí)別失敗信號(hào)至所述mcu；

152、所述第二fpga識(shí)別單元，還用于根據(jù)所述第二識(shí)別指令對(duì)所述第二fpga進(jìn)行識(shí)別，在識(shí)別到所述第二fpga時(shí)，發(fā)送第四識(shí)別成功信號(hào)至所述mcu，在未識(shí)別到所述第二fpga時(shí)，發(fā)送第四識(shí)別失敗信號(hào)至所述mcu；

153、所述mcu，還用于在接收到所述第三識(shí)別成功信號(hào)和所述第四識(shí)別成功信號(hào)后，發(fā)送第三控制信號(hào)至所述第一切換開(kāi)關(guān)和所述第二切換開(kāi)關(guān)，并將所述同類憶阻器陣列測(cè)試模式指令發(fā)送所述cpld；

154、所述第一切換開(kāi)關(guān)，還用于在接收到所述第三控制信號(hào)后，切換至所述第一fpga與所述所述合并單元之間的通道；

155、所述第二切換開(kāi)關(guān)，還用于在接收到所述第三控制信號(hào)后，切換至所述第二fpga與所述合并單元之間的通道；

156、所述mcu，還用于在接收到所述第三識(shí)別成功信號(hào)或所述第四識(shí)別成功信號(hào)后，控制關(guān)閉所述第二fpga或所述第一fpga，發(fā)送第四控制信號(hào)至所述第一切換開(kāi)關(guān)或所述第二切換開(kāi)關(guān)，并將所述同類憶阻器陣列測(cè)試模式指令發(fā)送至所述cpld；

157、所述第一切換開(kāi)關(guān)，還用于在接收到所述第四控制信號(hào)后，切換至所述第一fpga與所述合并單元之間的通道；

158、所述第二切換開(kāi)關(guān)，還用于在接收到所述第四控制信號(hào)后，切換至所述第二fpga與所述合并單元之間的通道；

159、所述cpld，還用于將接收到的同類憶阻器陣列測(cè)試模式指令發(fā)送至所述測(cè)試通道控制模塊。

160、可選地，

161、所述第一fpga，用于在接收到所述異類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第一異類測(cè)試信號(hào)，并輸出至所述cpld；

162、所述第二fpga，用于在接收到所述異類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第二異類測(cè)試信號(hào)，并輸出至所述cpld；

163、所述cpld，還用于將所述第一異類測(cè)試信號(hào)和/或所述第二異類測(cè)試信號(hào)，通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述異類憶阻器陣列；

164、所述cpld，還用于將所述第一異類測(cè)試信號(hào)和所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊分別發(fā)送至第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)分別發(fā)送至所述第一fpga和所述第二fpga，或者，將所述第一異類測(cè)試信號(hào)或所述第二異類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至所述第一異類憶阻器陣列和第二異類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的所述第一異類憶阻器陣列的第一異類測(cè)試數(shù)據(jù)和所述第二異類憶阻器陣列的第二異類測(cè)試數(shù)據(jù)，并將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

165、所述第一fpga，還用于將所述第一異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器，或者將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器；

166、所述第二fpga，還用于將所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器，或者將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述所述微處理器；

167、其中，所述異類測(cè)試信號(hào)包括所述第一異類測(cè)試信號(hào)和所述第二異類測(cè)試信號(hào)，所述異類憶阻器陣列包括所述第一異類憶阻器陣列和所述第二異類憶阻器陣列，所述異類測(cè)試數(shù)據(jù)包括所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)，所述異類測(cè)試信號(hào)為高頻脈沖信號(hào)和/或低頻脈沖信號(hào)和/或交流電信號(hào)和/或直流電信號(hào)；

168、所述第一fpga，還用于在接收到所述同類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第一同類測(cè)試信號(hào)，并輸出至所述合并單元；

169、所述第二fpga，還用于在接收到所述同類測(cè)試通道開(kāi)啟指令后，產(chǎn)生第二同類測(cè)試信號(hào)，并輸出至所述合并單元；

170、所述合并單元，用于將所述第一同類測(cè)試信號(hào)和所述第二同類測(cè)試信號(hào)合并處理后輸出至所述cpld，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)輸出至所述cpld；

171、所述cpld，還用于將合并后的同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)通過(guò)所述測(cè)試通道控制模塊發(fā)送至各個(gè)所述同類憶阻器陣列，接收所述測(cè)試通道控制模塊發(fā)送的各個(gè)所述同類憶阻器陣列的同類測(cè)試數(shù)據(jù)，并將多個(gè)所述同類測(cè)試數(shù)據(jù)發(fā)送至所述合并單元；

172、所述合并單元，還用于將多個(gè)所述同類測(cè)試數(shù)據(jù)合并后，再將合并后的同類測(cè)試數(shù)據(jù)分成第一同類測(cè)試數(shù)據(jù)和第二同類測(cè)試數(shù)據(jù)，將所述第一同類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga，將所述第二同類測(cè)試數(shù)據(jù)發(fā)送至所述第二fpga，或者將所述合并后的同類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

173、所述第一fpga，還用于將所述第一同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器，或者將所述合并后的同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器；

174、所述第二fpga，還用于將所述第二同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器，或者將所述合并后的同類測(cè)試數(shù)據(jù)進(jìn)行處理后輸出至所述微處理器；

175、其中，所述同類測(cè)試信號(hào)包括所述第一同類測(cè)試信號(hào)和所述第二同類測(cè)試信號(hào)，所述同類測(cè)試信號(hào)為高頻脈沖信號(hào)和/或低頻脈沖信號(hào)和/或交流電信號(hào)和/或直流電信號(hào)。

176、可選地，所述測(cè)試通道控制模塊包括：轉(zhuǎn)換器、放大器和測(cè)試通道控制單元；

177、所述轉(zhuǎn)換器，用于將接收到的所述同類憶阻器陣列測(cè)試模式指令，通過(guò)所述放大器發(fā)送至所述測(cè)試通道控制單元；

178、所述測(cè)試通道控制單元，用于根據(jù)所述同類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述同類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制單元中與多個(gè)所述同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至所述第一fpga和所述第二fpga；

179、所述轉(zhuǎn)換器，還用于將接收到的所述異類憶阻器陣列測(cè)試模式指令，通過(guò)所述放大器發(fā)送至所述測(cè)試通道控制單元；

180、所述測(cè)試通道控制單元，還用于根據(jù)所述異類憶阻器陣列測(cè)試模式指令，對(duì)多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到多個(gè)所述異類憶阻器陣列，則控制打開(kāi)所述測(cè)試通道控制單元中與多個(gè)所述異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至所述第一fpga和所述第二fpga。

181、可選地，

182、所述cpld，還用于將所述第一異類測(cè)試信號(hào)和/或所述第二異類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器；

183、所述轉(zhuǎn)換器，用于將所述第一異類測(cè)試信號(hào)和/或所述第二異類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出；

184、所述放大器，用于將轉(zhuǎn)換后的第一異類測(cè)試信號(hào)和/或轉(zhuǎn)換后的第一異類測(cè)試信號(hào)進(jìn)行放大處理后輸出；

185、所述測(cè)試通道控制單元，用于將放大后的第一異類測(cè)試信號(hào)和放大后的第一異類測(cè)試信號(hào)分別發(fā)送至所述第一異類憶阻器陣列和所述第二異類憶阻器陣列，或者將放大后的第一異類測(cè)試信號(hào)或放大后的第二異類測(cè)試信號(hào)發(fā)送至所述第一異類憶阻器陣列和所述第二異類憶阻器陣列；

186、所述測(cè)試通道控制單元，還用于接收所述第一異類憶阻器陣列輸出的第一異類測(cè)試反饋信號(hào)和所述第二異類憶阻器陣列輸出的第二異類測(cè)試反饋信號(hào)；

187、所述放大器，還用于將所述第一異類測(cè)試反饋信號(hào)和第二異類測(cè)試反饋信號(hào)進(jìn)行放大處理后輸出；

188、所述轉(zhuǎn)換器，還用于將放大后的第一異類測(cè)試反饋信號(hào)和放大后的第二異類測(cè)試反饋信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換成第一異類測(cè)試數(shù)據(jù)和第二異類測(cè)試數(shù)據(jù)輸出至所述cpld；

189、所述cpld，還用于將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)分別發(fā)送至所述第一fpga和所述第二fpga，或者，將所述第一異類測(cè)試數(shù)據(jù)和所述第二異類測(cè)試數(shù)據(jù)發(fā)送至所述第一fpga或所述第二fpga；

190、所述cpld，還用于將合并后的同類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)發(fā)送至所述轉(zhuǎn)換器；

191、所述轉(zhuǎn)換器，還用于將所述合并后的同類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出，或者，將所述第一同類測(cè)試信號(hào)或所述第二同類測(cè)試信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后輸出；

192、所述放大器，還用于將轉(zhuǎn)換后的同類測(cè)試信號(hào)進(jìn)行放大處理后輸出，或者，將轉(zhuǎn)換后的第一同類測(cè)試信號(hào)或轉(zhuǎn)換后的第二同類測(cè)試信號(hào)進(jìn)行放大處理后輸出；

193、所述測(cè)試通道控制單元，還用于將放大后的同類測(cè)試信號(hào)發(fā)送至各個(gè)所述同類憶阻器陣列，或者，將放大后的第一同類測(cè)試信號(hào)或放大后的第二同類測(cè)試信號(hào)發(fā)送至各個(gè)所述同類憶阻器陣列；

194、所述測(cè)試通道控制單元，還用于接收各個(gè)所述同類憶阻器陣列輸出的同類測(cè)試反饋信號(hào)；

195、所述放大器，還用于將各個(gè)所述同類測(cè)試反饋信號(hào)進(jìn)行放大處理后輸出；

196、所述轉(zhuǎn)換器，還用于將各個(gè)放大后的同類測(cè)試反饋信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換成各個(gè)同類測(cè)試數(shù)據(jù)輸出至所述cpld；

197、所述cpld，還用于將各個(gè)所述同類測(cè)試數(shù)據(jù)發(fā)送至所述合并單元。

198、可選地，所述測(cè)試啟動(dòng)控制模塊還包括第三輸出加密接口；

199、所述微處理器，還用于在接收到憶阻器陣列故障分析指令時(shí)，根據(jù)所述同類測(cè)試數(shù)據(jù)和預(yù)設(shè)同類數(shù)據(jù)范圍，得到同類憶阻器陣列故障分析報(bào)告，或者根據(jù)所述異類測(cè)試數(shù)據(jù)和預(yù)設(shè)異類數(shù)據(jù)范圍，得到異類憶阻器陣列故障分析報(bào)告，并發(fā)送故障分析導(dǎo)出指令至所述數(shù)據(jù)選擇器；

200、所述數(shù)據(jù)選擇器，還用于在接收到所述故障分析導(dǎo)出指令后，打開(kāi)與所述第三輸出加密接口連通的故障分析導(dǎo)出通道，并發(fā)送所述同類憶阻器陣列故障分析報(bào)告或所述異類憶阻器陣列故障分析報(bào)告至所述第三輸出加密接口；

201、所述第三輸出加密接口，用于對(duì)所述同類憶阻器陣列故障分析報(bào)告或所述異類憶阻器陣列故障分析報(bào)告進(jìn)行加密處理后輸出。

202、與現(xiàn)有技術(shù)相比較，本技術(shù)提供的一種憶阻器陣列測(cè)試方法及系統(tǒng)，通過(guò)測(cè)試啟動(dòng)控制模塊在接收到同類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取同類憶阻器陣列測(cè)試文件，并根據(jù)同類憶阻器陣列測(cè)試文件，生成同類憶阻器陣列測(cè)試項(xiàng)列表和同類憶阻器陣列測(cè)試模式指令，然后測(cè)試控制模塊根據(jù)同類憶阻器陣列測(cè)試模式指令，對(duì)模擬器和多個(gè)同類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到模擬器和多個(gè)同類憶阻器陣列，則控制打開(kāi)測(cè)試控制模塊中與多個(gè)同類憶阻器陣列對(duì)應(yīng)連通的同類測(cè)試通道，并發(fā)送同類測(cè)試通道開(kāi)啟指令至模擬器，模擬器在接收到同類測(cè)試通道開(kāi)啟指令后，通過(guò)測(cè)試控制模塊發(fā)送同類測(cè)試信號(hào)至多個(gè)同類憶阻器陣列，接收多個(gè)同類憶阻器陣列的同類測(cè)試數(shù)據(jù)并處理后輸出，測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的同類測(cè)試數(shù)據(jù)和同類憶阻器陣列測(cè)試項(xiàng)列表，得到同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告；通過(guò)測(cè)試啟動(dòng)控制模塊在接收到異類憶阻器陣列測(cè)試啟動(dòng)指令后，獲取異類憶阻器陣列測(cè)試文件，并根據(jù)異類憶阻器陣列測(cè)試文件，生成異類憶阻器陣列測(cè)試項(xiàng)列表和異類憶阻器陣列測(cè)試模式指令，然后測(cè)試控制模塊根據(jù)異類憶阻器陣列測(cè)試模式指令，對(duì)模擬器和多個(gè)異類憶阻器陣列進(jìn)行識(shí)別，若識(shí)別到模擬器和多個(gè)異類憶阻器陣列，則控制打開(kāi)測(cè)試控制模塊中與多個(gè)異類憶阻器陣列對(duì)應(yīng)連通的異類測(cè)試通道，并發(fā)送異類測(cè)試通道開(kāi)啟指令至模擬器，模擬器在接收到異類測(cè)試通道開(kāi)啟指令后，通過(guò)測(cè)試控制模塊發(fā)送異類測(cè)試信號(hào)至多個(gè)異類憶阻器陣列，接收多個(gè)異類憶阻器陣列的異類測(cè)試數(shù)據(jù)并處理后輸出，測(cè)試啟動(dòng)控制模塊根據(jù)多個(gè)處理后的異類測(cè)試數(shù)據(jù)和異類憶阻器陣列測(cè)試項(xiàng)列表，得到異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告。本技術(shù)中，既可以對(duì)采用相同憶阻材料但不同研制工藝生產(chǎn)出來(lái)的多個(gè)同類憶阻器陣列同時(shí)進(jìn)行測(cè)試，輸出同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，也可以對(duì)采用相同研制工藝但不同憶阻材料生產(chǎn)出來(lái)的異類憶阻器陣列同時(shí)進(jìn)行測(cè)試，輸出異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，通過(guò)同類憶阻器陣列性能對(duì)比測(cè)試報(bào)告或異類憶阻器陣列性能對(duì)比測(cè)試報(bào)告，可以對(duì)多種研制工藝的同類憶阻器陣列或多種憶阻材料的異類憶阻器陣列的性能進(jìn)行對(duì)比分析，快速篩選出最佳的研制工藝和最佳的憶阻材料，從而能夠有效地提升高性能憶阻器陣列的研發(fā)效率。