版圖上io間esd電阻的檢查方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，特別是指一種版圖上10間ESD電阻的檢查 方法。
【背景技術(shù)】
[0002] 在半導(dǎo)體先進(jìn)的工藝制程中，器件的尺寸已縮減到深亞微米階段，W增進(jìn)集成電 路的性能及運(yùn)算速度，W及降低每顆芯片的制造成本。但隨著組件尺寸的縮減，卻出現(xiàn)一 些可靠性的問題。深亞微米CMOS集成電路芯片對(duì)靜電放電巧lectro-Static Discharge, ESD)的防護(hù)能力下降很多。但外界環(huán)境中所產(chǎn)生的靜電并未減少，故CMOS集成電路因ESD 而損傷的情形更加嚴(yán)重。靜電放電巧SD)防護(hù)能力是半導(dǎo)體集成電路可靠性檢測中很重要 的步驟之一，因?yàn)榘雽?dǎo)體物理版圖差異會(huì)對(duì)制造后的電路的ESD能力和可靠性產(chǎn)生關(guān)鍵的 影響。對(duì)于芯片ESD能力測試目前業(yè)界也有了一些標(biāo)準(zhǔn)巧日下表1)，如何能達(dá)到ESD能力 要求，同時(shí)保證芯片尺寸盡量能夠保證最小，該方面有很多要求。10區(qū)域及其連接則是防護(hù) ESD損傷的關(guān)鍵。
[0003]
【主權(quán)項(xiàng)】
1. 一種版圖上IO間ESD電阻的檢查方法，其特征在于：包含如下幾個(gè)步驟： 第一步，找出需要檢測ESD電阻的IO區(qū)域，對(duì)所有需要封裝引出的IO 口打上測試標(biāo) 識(shí)，將電源類IO與信號(hào)IO進(jìn)行區(qū)分，設(shè)定兩個(gè)IO之間的最大ESD阻值； 第二步，找出A、B兩個(gè)IO間所有接電源及接地金屬走線的電阻； 第三步，對(duì)上述A、B兩個(gè)IO間所有的金屬電阻進(jìn)行計(jì)算并統(tǒng)計(jì)，根據(jù)電阻并聯(lián)阻值運(yùn) 算法則，設(shè)定電阻過濾，運(yùn)算出最終總的電阻值； 第四步，再將A待測IO與其他所有IO間運(yùn)算的電阻值都列出，并使用冒泡法進(jìn)行排 序，再采用遞歸法與第一步中設(shè)定的最大ESD阻值進(jìn)行比較，找出所有不超過設(shè)定最大ESD 阻值的電阻值，將大于設(shè)定最大ESD阻值的電阻值整理出來； 第五步，重復(fù)以上步驟，將所有待測IO間ESD電阻計(jì)算出來，進(jìn)行列表描述。
2. 如權(quán)利要求1所述的版圖上IO間ESD電阻的檢查方法，其特征在于，其特征在于： 所述第一步中，根據(jù)測試標(biāo)識(shí)的定義，區(qū)分出電源IO與信號(hào)10,對(duì)電源IO不檢測ESD。
3. 如權(quán)利要求1所述的版圖上IO間ESD電阻的檢查方法，其特征在于，其特征在于： 所述的第二步中，對(duì)于兩IO間具有多層金屬走線的，需要對(duì)不同層的金屬的方塊電阻進(jìn)行 歸一化處理，其方法是，設(shè)定某一層金屬的方塊電阻作為標(biāo)準(zhǔn)值，其他任意一層的方塊電阻 與標(biāo)準(zhǔn)值的比值n作為該金屬層的電阻長度修正系數(shù)，即該層的電阻為方塊電阻標(biāo)準(zhǔn)運(yùn)算 式再乘以該修正系數(shù)n。
4. 如權(quán)利要求1所述的版圖上IO間ESD電阻的檢查方法，其特征在于，其特征在于： 所述的第三步中，計(jì)算出兩IO間所有金屬走線的電阻值，根據(jù)電阻并聯(lián)阻值運(yùn)算法則，計(jì) 算結(jié)果取決于較小的電阻，忽略相對(duì)較大的電阻，計(jì)算出兩IO間最終的總電阻。
5. 如權(quán)利要求1所述的版圖上IO間ESD電阻的檢查方法，其特征在于，其特征在于： 所述的第四步中，冒泡法排序方法是，通過相鄰兩個(gè)阻值的比較，將小的阻值前移，并將大 的阻值后移，對(duì)于具有m個(gè)阻值的序列，比較的最大次數(shù)為Cmax=m(m-l)/2,移動(dòng)的最大次 數(shù)為Mma X=3m(m-l)/2 ;將排序后的序列采用遞歸法與設(shè)定最大ESD阻值進(jìn)行比較。
6. 如權(quán)利要求1所述的版圖上IO間ESD電阻的檢查方法，其特征在于，其特征在于：所 述的第四步中，比較的方式是將運(yùn)算得到最大的電阻值與設(shè)定的最大ESD阻值進(jìn)行比較， 若最大的電阻值不超過設(shè)定最大ESD阻值，則滿足要求，若最大的電阻值大于設(shè)定最大ESD 阻值，就在下一個(gè)值與設(shè)定最大ESD阻值比較。
【專利摘要】本發(fā)明公開了一種版圖上IO間ESD電阻的檢查方法，包含的步驟為：找出需要檢測ESD電阻的IO區(qū)域的待測IO端口打上測試標(biāo)識(shí)；區(qū)分出電源IO及信號(hào)IO，僅對(duì)信號(hào)IO做ESD檢測；設(shè)定兩個(gè)信號(hào)IO之間的最大ESD電阻值；找出兩個(gè)待測信號(hào)IO間所有接電源和接地金屬走線的電阻；對(duì)不同金屬層次的方塊電阻進(jìn)行計(jì)算并歸一化處理；計(jì)算找出某一待測信號(hào)IO與其他信號(hào)IO間所有接電源或者接地的走線金屬，計(jì)算出每條金屬走線所對(duì)應(yīng)的電阻；將兩個(gè)IO間所有的對(duì)應(yīng)阻值計(jì)算出來，進(jìn)行統(tǒng)計(jì)；找出其中的最小電阻值；根據(jù)最小電阻值及電阻并聯(lián)規(guī)則運(yùn)算出總的電阻值；將計(jì)算出的一個(gè)測設(shè)IO的電阻值與其他IO間的電阻使用冒泡法進(jìn)行排序和比較；對(duì)于所有IO間ESD電阻列表進(jìn)行描述。
【IPC分類】G01R27-02
【公開號(hào)】CN104749437
【申請(qǐng)?zhí)枴緾N201310726962
【發(fā)明人】李彥正, 周京英, 鄧樟鵬
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開日】2015年7月1日
【申請(qǐng)日】2013年12月25日