基于FPGA的InSAR通道幅相誤差估計方法
【技術(shù)領域】
[0001] 本發(fā)明屬于信號處理技術(shù)領域，特別涉及一種干涉合成孔徑雷達InSAR的幅相誤 差估計方法，可用于雙通道和/或多通道的雷達實時信號處理系統(tǒng)。
【背景技術(shù)】
[0002] 多通道的雷達信號處理系統(tǒng)由于制作工藝的差異，通道間不可避免的存在幅相誤 差，對于合成孔徑雷達InSAR系統(tǒng)，幅相誤差的存在會嚴重惡化信號的峰值旁瓣比PSLR、積 分旁瓣比ISLR以及成像分辨率，使得InSAR干涉相位圖產(chǎn)生偏差，降低圖像的相干性，影響 最終DEM的測高性能。研宄實時高效的誤差估計方法是解決通道間幅相失配的根本出發(fā) 點，也是近年來現(xiàn)代雷達系統(tǒng)的一個研宄熱點。
[0003] 干涉相位圖是將雷達的主輔天線將各自通道接收到的信號經(jīng)SAR成像后做干涉 處理，得到一幅表示兩個天線接收信號相位差的圖像?；贔PGA的幅相誤差估計是在實時 處理過程中，實時估計出各通道相對于參考通道的幅相差異，并在各通道中進行校正，使各 通道間幅相誤差的差異最小，提高干涉相位圖的相干性?，F(xiàn)有的基于各通道回波信號進行 頻譜比對的方法，雖能夠獲得較為準確的幅相誤差估計結(jié)果，但是當通道間幅相差異比較 明顯時，各種雜散噪聲的影響會使得估計結(jié)果誤差很大，使干涉相位圖失配，甚至無法獲得 正確的干涉相位圖。
[0004] 何志華等在文章"干涉SAR模擬器通道幅相特性實時校正方法"（電子學 報，2013, 41 (9): 1710-1715)中采用時域相關加窗方法提取通道幅相特性。在數(shù)學運算中， 時域相關的求解運用的是卷積的方法。根據(jù)傅里葉性質(zhì)，時域上的卷積可以轉(zhuǎn)化為頻域上 的相乘，從而減少了運算量，因此時域相關處理方法在頻域內(nèi)更容易實現(xiàn)。因而上述方法的 不足之處是：在FPGA的實時處理過程中需要多次使用FFT進行時頻轉(zhuǎn)換，從而占用FPGA中 大量的資源，運算量巨大。并且每次時頻轉(zhuǎn)換需由對應的時序控制，隨著時頻轉(zhuǎn)換次數(shù)的增 多對于控制時序的產(chǎn)生也提出更嚴格要求，容易出錯。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提出一種基于FPGA的InSAR通道幅相誤差估計方法，以解決上 述現(xiàn)有技術(shù)時序難以控制、運算量巨大和資源消耗過大的問題。
[0006] 實現(xiàn)本發(fā)明目的的技術(shù)方案是：通過將各通道信號的頻譜基于參考通道頻譜做比 對，作為通道間幅相誤差初步估計的系統(tǒng)函數(shù)；通過對系統(tǒng)函數(shù)在頻譜內(nèi)加矩形窗進行重 采樣，并轉(zhuǎn)回時域，得到最終估計的幅相誤差特性函數(shù)。其主要步驟包括如下：
[0007] (1)輸入通道數(shù)據(jù)：把雙通道雷達實時信號處理系統(tǒng)中的一個通道作為主通道， 另一個通道作為輔通道，并將主通道數(shù)據(jù)作為參考通道數(shù)據(jù)，輔通道數(shù)據(jù)作為待校準通道 數(shù)據(jù)；
[0008] (2)分別對主、輔通道數(shù)據(jù)進行N2點的FFT變換，得到主通道數(shù)據(jù)的頻域形式為 M(f)、輔通道數(shù)據(jù)的頻域形式為S(f);其中N 2= 2nex_2(N1)，nextpoW^)為在大于等于& 的二的整數(shù)次方中最小的數(shù)的冪；Ni為輸入通道數(shù)據(jù)的復數(shù)據(jù)點數(shù)；
[0009] (3)根據(jù)步驟（2)的結(jié)果，獲取主通道與輔通道之間的幅相誤差估計值：
[0011] (4)對主、輔通道間的幅相誤差估計值氏(〇進行FFT變換，得到主、輔通道間的頻 域幅相誤差估計值H 2(f);
[0012] (5)在頻域幅相誤差估計值H2(f)的零頻附近進行長度為64個單元的矩形窗截 斷，獲取截斷后的頻譜皂(/)，并對頻譜慶(/)中的數(shù)據(jù)進行截位；
[0013] (6)對截斷后的頻譜#2(/)進行IFFT變換，得到最終加窗后的幅相誤差估計結(jié)果 總(/)〇
[0014] 本發(fā)明與現(xiàn)有的技術(shù)相比具有以下優(yōu)點：
[0015] 第一，本發(fā)明由于對通道間的頻譜比對結(jié)果進行頻域加窗操作，能夠去除通道頻 譜比對結(jié)果中的高頻分量，減少了各種雜散噪聲的影響，使估計結(jié)果變得平滑，提高了干涉 相位圖的相干性。
[0016] 第二，本發(fā)明由于僅使用一條主通道數(shù)據(jù)信號和一條輔通道數(shù)據(jù)信號，就可以得 到比較理想的估計結(jié)果，因而具有運算量小，操作簡便，易于實現(xiàn)的特點；
[0017] 第三，在本發(fā)明中只使用了一次FFT和逆FFT變換，因而克服了時域相關加窗法由 于多次時頻轉(zhuǎn)換而消耗大量資源的不足。
【附圖說明】
[0018] 圖1為本發(fā)明的實現(xiàn)流程圖；
[0019]圖2為本發(fā)明仿真時在輔通道上添加的幅相誤差特性曲線圖；
[0020] 圖3為本發(fā)明仿真時的主、輔通道信號頻譜圖；
[0021] 圖4為用本發(fā)明仿真得到的通道間頻譜比對的幅相特性估計結(jié)果圖；
[0022] 圖5為用本發(fā)明仿真得到的頻譜比對結(jié)果數(shù)據(jù)的頻譜圖；
[0023] 圖6為用本發(fā)明仿真得到的通道間幅相誤差特性估計結(jié)果圖。
【具體實施方式】
[0024] 下面結(jié)合附圖對本發(fā)明做進一步的描述。
[0025] 參照圖1，本發(fā)明在FPGA內(nèi)實現(xiàn)的具體實施步驟如下：
[0026] 步驟1，輸入通道數(shù)據(jù)。
[0027] 在進行通道間幅相誤差特性估計時，將雙通道雷達實時信號處理系統(tǒng)中的一個通 道作為主通道，另一個通道作為輔通道；
[0028] 把主通道和輔通道接收到的線性調(diào)頻信號分別通過A/D轉(zhuǎn)換和下變頻操作，轉(zhuǎn)換 為16位定點的主通道實虛部數(shù)據(jù)和輔通道實虛部數(shù)據(jù)，這些數(shù)據(jù)包含了主通道與輔通道 之間的幅相誤差特性；
[0029] 將主通道的16位定點實虛部數(shù)據(jù)作為參考通道數(shù)據(jù)，將輔通道的16位定點實虛 部數(shù)據(jù)作為待校準通道數(shù)據(jù)。
[0030] 步驟2,對通道數(shù)據(jù)進行時頻轉(zhuǎn)換。
[0031] 對于雷達實時信號處理系統(tǒng)來說，由于其控制復雜，數(shù)據(jù)量大，所以系統(tǒng)主要是基 于FPGA+DSP硬件架構(gòu)來實現(xiàn)的。在這種結(jié)構(gòu)中，F(xiàn)PGA主要用來采集數(shù)據(jù)、參數(shù)計算、距離 向脈沖壓縮、方位向預濾波、控制信號的產(chǎn)生與傳輸，DSP主要作用是對FPGA傳輸過來的雷 達回波數(shù)據(jù)進行干涉處理。
[0032] 在FPGA所承擔的數(shù)據(jù)處理過程中，F(xiàn)FT變換是其最重要的應用之一，而FPGA內(nèi)部 的FFT變換是通過調(diào)用IP核實現(xiàn)，其輸入數(shù)據(jù)點數(shù)必須為2 n點，n為正整數(shù)。
[0033] 通道數(shù)據(jù)的時頻轉(zhuǎn)換步驟如下：
[0034] (2a)判斷數(shù)據(jù)輸入點數(shù)&是否為2"點，若不是，則進行步驟（2b);若是，則進行步 驟（2c)。
[0035] (2b)在FPGA內(nèi)通過計數(shù)器cnt_nr將輸入數(shù)據(jù)的末端補零至隊點，N 2為大于N丄 的最小的二的整數(shù)次方數(shù)，并產(chǎn)生該N2點數(shù)據(jù)的匹配使能信號；
[0036] (2c)在FPGA內(nèi)通過計數(shù)器cnt_nr產(chǎn)生FFT變換過程所需的起始信號fft_sop和 結(jié)束使能信號fft_sop :當cnt_nr = 1時，產(chǎn)生一個寬度為一個時鐘周期的fft_sop高電 平信號，作為FFT變換輸入數(shù)據(jù)的開始信號；當cnt_nr =隊時，產(chǎn)生一個寬度為一個時鐘 周期的fTt_eop高電平信號，作為FFT變換輸入數(shù)據(jù)的結(jié)束信號；
[0037] (2d)設置FFT IP核的工作參數(shù)及模式：
[0038] FFT IP核的輸入數(shù)據(jù)為：16位位寬的定點實虛部數(shù)據(jù)，F(xiàn)FT變換的點數(shù)N2;
[0039] 輸出數(shù)據(jù)為：16位位寬的定點實虛部數(shù)據(jù)，6位位寬的指數(shù)項數(shù)據(jù)以及匹配的有 效信號；
[0040] 將工作模式設置為突發(fā)緩沖模式；將inverse信號置為1' b0,表示FFT IP核要執(zhí) 行FFT變換；將sink_error信號置為2' b00,表示無誤差輸入輸出；將source_ready信號 置為1' b0,表示輸出準備完畢，可以輸出。
[0041] 步驟3,頻譜比對。
[0042] 頻譜比對是為了獲取兩個通道間幅相誤差的差異，得到待校準通道相對于參考通 道的幅相誤差特性，本發(fā)明選擇在FPGA內(nèi)完成頻譜比對過程。該過程的除法主要采用FPGA 內(nèi)浮點型除法IP核實現(xiàn)。
[0043] 本步驟的具體實現(xiàn)如下：
[0044] (3a)設由步驟2獲得的主通道頻譜數(shù)據(jù)的實虛部為a，b;輔通道頻譜數(shù)據(jù)的實虛 部為c，d ;則主通道頻譜M(f) = a+jb，輔通道頻譜S(f) = c+jd，j為純虛數(shù)；計算頻譜比 對He(f)為：
[0046] (3b)在FPGA內(nèi)直接通過乘加運算，得到32位位寬的定點數(shù)據(jù)E, F, M值，其中：
[0047] E = ac+bd
[0048] F = bc-ad；
[0049] M = c2+d2
[0050] (3c)判斷M是否為0,若為0值，則將該時刻對應的E，F(xiàn)，M值均置為常數(shù)1，若不為 〇值，則保持E，F(xiàn)，M為原值；
[0051] (3d)將32位位寬的E，F(xiàn)值左移9位并更新位寬為41位，M值保持不變；
[0052] (3e)使用FPGA內(nèi)提供的ALTFP_C0NVERT IP核完成步驟（3d)中數(shù)據(jù)E，F(xiàn)，M從定 點類型到浮點類型的轉(zhuǎn)換，在ALTFP_C0NVERT IP核的設置中，Mode選項選擇"An integer to floating point"，Integer data選項中Custom設置為41位，當對M進行從定點類型 到浮點類型的轉(zhuǎn)化時，Integer data選項中Custom設置為32位。輸出result均選擇為 32位。該過程，數(shù)據(jù)的輸出比輸入延遲6個時鐘周期；
[0053] (3f)使用FPGA內(nèi)提供的ALTFP_DIV IP核完成步驟（3e)中浮點數(shù)據(jù)的除法過程， 輸入輸出數(shù)據(jù)位寬均選擇為32位。該過程數(shù)據(jù)的輸出比輸入延遲14個時鐘周期；
[0054] (3g)使用FPGA內(nèi)提供的ALTFP_C0NVERT IP核完成步驟（3f)中的數(shù)據(jù)從浮點 類型向定點類型的轉(zhuǎn)換，在ALTFP_C0NVERT IP核的設置中，Mode選項中選擇"A floating point to an integer"，Integer data選項中設置為32位，輸入輸出數(shù)據(jù)位寬均選擇為32 位，該過程數(shù)據(jù)的輸出比輸入延遲6個時鐘周期；
[0055] (3h)選取步驟（3g)輸出結(jié)果的數(shù)據(jù)最高位為符號位，低15位為有效數(shù)據(jù)位，重新 組合成新的16位數(shù)據(jù)輸出，作為該頻譜比對模塊的輸出結(jié)果，并詳細計算各IP核工作所需 的匹配使能信號。
[0056] 此時，由步驟3得到的頻譜比對數(shù)據(jù)受到雜散噪聲的影響，誤差比較大，毛刺現(xiàn)象 比較嚴重，為使估計結(jié)果更準確平滑，需要對頻譜比對數(shù)據(jù)進行頻域加窗處理。
[0057] 步驟4，F(xiàn)FT變換。
[0058] 由于步驟2進行了 N2點的FFT變換，所以步驟3進行處理的數(shù)據(jù)點數(shù)為1點，因 此步驟3結(jié)果的數(shù)據(jù)點數(shù)為隊點，可以直接調(diào)用FFT IP核進行FFT變換。
[0059]