一種用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬系統(tǒng)及模擬方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于雷達(dá)模擬測(cè)試技術(shù)領(lǐng)域，特別涉及一種用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回 波模擬系統(tǒng)及模擬方法，適用于實(shí)際工程應(yīng)用。
【背景技術(shù)】
[0002] 我國(guó)于2003年正式啟動(dòng)了月球探測(cè)計(jì)劃"嫦娥工程"，目前正處于第二階段即月球 著陸探測(cè)器在月球表面進(jìn)行軟著陸的研究階段，在此階段，由測(cè)速測(cè)距雷達(dá)提供月球著陸 探測(cè)器相對(duì)月球表面的速度信息和距離信息，確保月球著陸探測(cè)器能夠安全進(jìn)行軟著陸。 測(cè)速測(cè)距雷達(dá)具有測(cè)量精度高、重量輕、高可靠等特點(diǎn)。在測(cè)速測(cè)距雷達(dá)中，具體采用連續(xù) 波體制雷達(dá)實(shí)現(xiàn)高精度的速度測(cè)量，且連續(xù)波雷達(dá)的組成相對(duì)簡(jiǎn)單，可靠性高;在測(cè)速測(cè)距 雷達(dá)中，具體采用脈沖壓縮體制雷達(dá)實(shí)現(xiàn)高精度的距離測(cè)量。其性能指標(biāo)已經(jīng)達(dá)到國(guó)際先 進(jìn)水平。
[0003] 為了驗(yàn)證測(cè)速測(cè)距雷達(dá)的算法性能以及系統(tǒng)設(shè)計(jì)的穩(wěn)定性，需要大量的原始回波 數(shù)據(jù)，如果這些回波數(shù)據(jù)通過(guò)月球著陸探測(cè)器進(jìn)行實(shí)際飛行試驗(yàn)來(lái)獲得，將無(wú)法實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0004] 針對(duì)上述現(xiàn)有技術(shù)的不足，本發(fā)明的目的在于提出一種對(duì)面目標(biāo)的測(cè)速測(cè)距雷達(dá) 回波模擬系統(tǒng)及模擬方法。本發(fā)明能夠?qū)y(cè)速測(cè)距雷達(dá)的算法性能以及系統(tǒng)穩(wěn)定性進(jìn)行全 面檢測(cè)，并能夠模擬測(cè)速測(cè)距雷達(dá)在實(shí)際飛行試驗(yàn)中接收到的測(cè)速回波信號(hào)和測(cè)距回波信 號(hào)，為測(cè)速測(cè)距雷達(dá)提供全面可靠的驗(yàn)證手段。
[0005] 為實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案予以實(shí)現(xiàn)。
[0006] 技術(shù)方案一：
[0007] -種用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬系統(tǒng)，其特征在于，包括：
[0008] 電腦主機(jī)、通信模塊、FLASH陣列、FPGA處理器、數(shù)據(jù)緩存模塊、D/A數(shù)模轉(zhuǎn)換模塊、 回波信號(hào)處理設(shè)備終端。
[0009] 電腦主機(jī)包含固態(tài)存儲(chǔ)器和CPU處理器；
[0010] FLASH陣列包含測(cè)速FLASH陣列和測(cè)距FLASH陣列；
[0011] D/A數(shù)模轉(zhuǎn)換模塊包含測(cè)速D/A數(shù)模轉(zhuǎn)換模塊和測(cè)距D/A數(shù)模轉(zhuǎn)換模塊；
[0012] 通信模塊電連接電腦主機(jī)和FPGA處理器；
[0013] FPGA處理器分別電連接FLASH陣列、數(shù)據(jù)緩存模塊、測(cè)速D/A數(shù)模轉(zhuǎn)換模塊和回波 信號(hào)處理設(shè)備終端；
[0014] 數(shù)據(jù)緩存模塊電連接測(cè)距D/A數(shù)模轉(zhuǎn)換模塊；
[0015] 測(cè)距D/A數(shù)模轉(zhuǎn)換模塊電連接回波信號(hào)處理設(shè)備終端；
[0016] 測(cè)速D/A數(shù)模轉(zhuǎn)換模塊電連接回波信號(hào)處理設(shè)備終端；
[0017 ]固態(tài)存儲(chǔ)器，用于存儲(chǔ)測(cè)速回波模擬數(shù)據(jù)；
[0018] CPU處理器，用于通過(guò)通信模塊發(fā)送擦除測(cè)速存儲(chǔ)器指令到FPGA處理器；
[0019] FPGA處理器，用于對(duì)測(cè)速FLASH陣列進(jìn)行擦除操作；
[0020] CPU處理器，還用于通過(guò)通信模塊發(fā)送寫(xiě)測(cè)速存儲(chǔ)器指令到FPGA處理器，并通過(guò)通 信模塊將測(cè)速回波模擬數(shù)據(jù)發(fā)送給FPGA處理器；
[0021] FPGA處理器，還用于對(duì)測(cè)速FLASH陣列進(jìn)行寫(xiě)入數(shù)據(jù)操作，即將測(cè)速回波模擬數(shù)據(jù) 寫(xiě)入測(cè)速FLASH陣列；
[0022] CPU處理器，還用于通過(guò)通信模塊發(fā)送面目標(biāo)測(cè)速回放指令到FPGA處理器；
[0023]回波信號(hào)處理設(shè)備終端，用于發(fā)送模擬雷達(dá)脈沖信號(hào)；
[0024] FPGA處理器，還用于接收模擬雷達(dá)脈沖信號(hào)，并對(duì)測(cè)速FLASH陣列進(jìn)行讀取數(shù)據(jù)操 作，將測(cè)速回波模擬數(shù)據(jù)發(fā)送至測(cè)速D/A數(shù)模轉(zhuǎn)換模塊；
[0025]測(cè)速D/A數(shù)模轉(zhuǎn)換模塊，用于將測(cè)速回波模擬數(shù)據(jù)轉(zhuǎn)換成測(cè)速模擬信號(hào)，發(fā)送至回 波信號(hào)處理設(shè)備終端；
[0026]回波信號(hào)處理設(shè)備終端，還用于根據(jù)測(cè)速模擬信號(hào)得到測(cè)速測(cè)距雷達(dá)相對(duì)于面目 標(biāo)的速度信息；
[0027 ]固態(tài)存儲(chǔ)器，還用于存儲(chǔ)測(cè)距回波模擬數(shù)據(jù)；
[0028] CPU處理器，還用于通過(guò)通信模塊發(fā)送擦除測(cè)距存儲(chǔ)器指令到FPGA處理器；
[0029] FPGA處理器，還用于對(duì)測(cè)距FLASH陣列進(jìn)行擦除操作；
[0030] CPU處理器，還用于通過(guò)通信模塊發(fā)送寫(xiě)測(cè)距存儲(chǔ)器指令到FPGA處理器，并通過(guò)通 信模塊將測(cè)距回波模擬數(shù)據(jù)發(fā)送給FPGA處理器；
[0031] FPGA處理器，還用于對(duì)測(cè)距FLASH陣列進(jìn)行寫(xiě)入數(shù)據(jù)操作，即將測(cè)距回波模擬數(shù)據(jù) 寫(xiě)入測(cè)距FLASH陣列；
[0032] CPU處理器，還用于通過(guò)通信模塊發(fā)送面目標(biāo)測(cè)距回放指令到FPGA處理器；
[0033]回波信號(hào)處理設(shè)備終端，還用于發(fā)送模擬雷達(dá)脈沖信號(hào)和距離模式控制字，其中， 距離模式控制字表征測(cè)速測(cè)距雷達(dá)相對(duì)于面目標(biāo)的距離所在的距離段；
[0034] FPGA處理器，還用于接收模擬雷達(dá)脈沖信號(hào)和距離模式控制字，并對(duì)測(cè)距FLASH陣 列進(jìn)行讀取數(shù)據(jù)操作，將測(cè)距回波模擬數(shù)據(jù)發(fā)送給數(shù)據(jù)緩存模塊；
[0035]數(shù)據(jù)緩存模塊，用于對(duì)測(cè)距回波模擬數(shù)據(jù)進(jìn)行緩存，并發(fā)送給測(cè)距D/A數(shù)模轉(zhuǎn)換模 塊；
[0036]測(cè)距D/A數(shù)模轉(zhuǎn)換模塊，用于將測(cè)距回波模擬數(shù)據(jù)轉(zhuǎn)換成測(cè)距模擬信號(hào)，發(fā)送至回 波信號(hào)處理設(shè)備終端；
[0037]回波信號(hào)處理設(shè)備終端，還用于根據(jù)測(cè)距模擬信號(hào)得到測(cè)速測(cè)距雷達(dá)相對(duì)于面目 標(biāo)的距離；
[0038] 技術(shù)方案二：
[0039] 一種用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬方法，其特征在于，包括：
[0040] 步驟1，將測(cè)速測(cè)距雷達(dá)到面目標(biāo)的距離從高到低分為N個(gè)距離段，測(cè)速測(cè)距雷達(dá) 相對(duì)于面目標(biāo)的距離位于N個(gè)距離段中的一個(gè)距離段內(nèi)，其中，N為正整數(shù)；
[0041] 步驟2,建立測(cè)距回波模擬數(shù)據(jù)庫(kù)；所述測(cè)距回波模擬數(shù)據(jù)庫(kù)包含N個(gè)測(cè)距回波模 擬數(shù)據(jù)單元，依次對(duì)應(yīng)于測(cè)速測(cè)距雷達(dá)到面目標(biāo)的N個(gè)距離段，且每個(gè)測(cè)距回波模擬數(shù)據(jù)單 元均包含Md幀測(cè)距回波模擬數(shù)據(jù)，其中，Md為正整數(shù)；
[0042]步驟3,對(duì)測(cè)速回波模擬數(shù)據(jù)和測(cè)距回波模擬數(shù)據(jù)的進(jìn)行數(shù)據(jù)存儲(chǔ)；
[0043]步驟4,分別對(duì)測(cè)速回波模擬數(shù)據(jù)和測(cè)距回波模擬數(shù)據(jù)進(jìn)行回放。
[0044]本發(fā)明的技術(shù)方案一的特點(diǎn)和進(jìn)一步改進(jìn)在于：
[0045] (1)所述測(cè)速D/A數(shù)模轉(zhuǎn)換模塊包含第一、第二和第三測(cè)速D/A數(shù)模轉(zhuǎn)換器；
[0046]所述第一測(cè)速D/A數(shù)模轉(zhuǎn)換器，用于將測(cè)速回波模擬數(shù)據(jù)中的測(cè)速測(cè)距雷達(dá)相對(duì) 于面目標(biāo)的第一方向的速度模擬數(shù)據(jù)轉(zhuǎn)化為測(cè)速模擬信號(hào)中的第一測(cè)速模擬信號(hào)；
[0047]所述第二測(cè)速D/A數(shù)模轉(zhuǎn)換器，用于將測(cè)速回波模擬數(shù)據(jù)中的測(cè)速測(cè)距雷達(dá)相對(duì) 于面目標(biāo)的第二方向的速度模擬數(shù)據(jù)轉(zhuǎn)化為測(cè)速模擬信號(hào)中的第二測(cè)速模擬信號(hào)；
[0048]所述第三測(cè)速D/A數(shù)模轉(zhuǎn)換器，用于將測(cè)速回波模擬數(shù)據(jù)中的測(cè)速測(cè)距雷達(dá)相對(duì) 于面目標(biāo)的第三方向的速度模擬數(shù)據(jù)轉(zhuǎn)化為測(cè)速模擬信號(hào)中的第三測(cè)速模擬信號(hào)。
[0049] (2)所述一種用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬系統(tǒng)，還包括電源管理模塊，用 于給用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬系統(tǒng)提供數(shù)字電源和模擬電源；
[0050] 所述數(shù)字電源用于給通信模塊、FLASH陣列、FPGA處理器和數(shù)據(jù)緩存模塊供電；
[0051] 所述模擬電源用于給電腦主機(jī)、D/A數(shù)模轉(zhuǎn)換模塊和回波信號(hào)處理設(shè)備終端供電。
[0052] (3)所述FPGA處理器還用于給用于面目標(biāo)的測(cè)速測(cè)距雷達(dá)回波模擬系統(tǒng)提供時(shí) 序。
[0053]本發(fā)明的技術(shù)方案二的特點(diǎn)和進(jìn)一步改進(jìn)在于：
[0054] (1)步驟3的具體子步驟為：
[0055] al，將測(cè)速回波模擬數(shù)據(jù)和測(cè)距回波模擬數(shù)據(jù)拷貝到固態(tài)存儲(chǔ)器；
[0056] a2, CPU處理器通過(guò)通信模塊發(fā)送擦除測(cè)速存儲(chǔ)器指令到FPGA處理器，F(xiàn)PGA處理器 對(duì)測(cè)速FLASH陣列進(jìn)行擦除操作；
[0057] a3, CPU處理器通過(guò)通信模塊發(fā)送擦除測(cè)距存儲(chǔ)器指令到FPGA處理器，F(xiàn)PGA處理器 對(duì)測(cè)距FLASH陣列進(jìn)行擦除操作；
[0058] a4，CPU處理器通過(guò)通信模塊發(fā)送寫(xiě)測(cè)速存儲(chǔ)器指令到FPGA處理器，并通過(guò)通信模 塊將測(cè)速回波模擬數(shù)據(jù)發(fā)送給FPGA處理器;FPGA處理器對(duì)測(cè)速FLASH陣列進(jìn)行寫(xiě)入數(shù)據(jù)操 作，即將測(cè)速回波模擬數(shù)據(jù)寫(xiě)入測(cè)速FLASH陣列；
[0059] a5，CPU處理器通過(guò)通信模塊發(fā)送寫(xiě)測(cè)距存儲(chǔ)器指令到FPGA處理器，并通過(guò)通信模 塊將測(cè)距回波模擬數(shù)據(jù)發(fā)送給FPGA處理器;FPGA處理器對(duì)測(cè)距FLASH陣列進(jìn)行寫(xiě)入數(shù)據(jù)操 作，即將測(cè)距回波模擬數(shù)據(jù)寫(xiě)入測(cè)距FLASH陣列。
[0060] (2)步驟4中，所述對(duì)測(cè)速回波模擬數(shù)據(jù)進(jìn)行回放，具體包含以下子步驟：
[0061] bl，CPU處理器通過(guò)通信模塊發(fā)送面目標(biāo)測(cè)速回放指令到FPGA處理器；
[0062] b2，F(xiàn)PGA處理器接收回波信號(hào)處理設(shè)備終端發(fā)送的模擬雷達(dá)脈沖信號(hào)；
[0063] b3，F(xiàn)PGA處理器對(duì)測(cè)速FLASH陣列進(jìn)行讀取數(shù)據(jù)操作，將測(cè)速回波模擬數(shù)據(jù)發(fā)送至 測(cè)速D/A數(shù)模轉(zhuǎn)換模塊；
[0064] b4,測(cè)速D/A數(shù)模轉(zhuǎn)換模塊將測(cè)速回波模