半導(dǎo)體集成電路的試驗(yàn)電路及使用其的試驗(yàn)方法
【專(zhuān)利摘要】本發(fā)明提供半導(dǎo)體集成電路的試驗(yàn)電路及使用其的試驗(yàn)方法?？蓹z測(cè)從前級(jí)的邏輯電路中的最后級(jí)的組合電路到存儲(chǔ)電路的路徑、從存儲(chǔ)電路到后級(jí)的組合電路的路徑的延遲故障。試驗(yàn)電路用于檢測(cè)具備包含多個(gè)時(shí)序電路的輸出控制電路、與其后級(jí)連接的組合電路和與其后級(jí)連接的存儲(chǔ)電路、從存儲(chǔ)電路后級(jí)的組合電路的半導(dǎo)體集成電路的延遲故障，將多個(gè)時(shí)序電路中的第一時(shí)序電路的輸出的預(yù)定的處理的結(jié)果輸入到第一時(shí)序電路，以時(shí)鐘的預(yù)定的交替，根據(jù)預(yù)定處理的結(jié)果，經(jīng)由組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)于存儲(chǔ)電路，預(yù)定的時(shí)鐘在預(yù)定的交替后進(jìn)行奇數(shù)次交替后的接下來(lái)的交替中，從存儲(chǔ)電路中讀取數(shù)據(jù)，將數(shù)據(jù)與第一狀態(tài)比較，基于比較結(jié)果進(jìn)行延遲故障的檢測(cè)。
【專(zhuān)利說(shuō)明】
半導(dǎo)體集成電路的試驗(yàn)電路及使用其的試驗(yàn)方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體集成電路的試驗(yàn)電路及使用其的試驗(yàn)方法，特別涉及用于檢測(cè)半導(dǎo)體集成電路的延遲故障的試驗(yàn)電路及使用其的試驗(yàn)方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路一般是由存儲(chǔ)電路和邏輯電路構(gòu)成，所述存儲(chǔ)電路由ROM、閃存、SRAM、DRAM等存儲(chǔ)元件構(gòu)成，所述邏輯電路由觸發(fā)器等時(shí)序電路和組合電路構(gòu)成。為了保持、提高上述半導(dǎo)體集成電路的品質(zhì)，重要的是將邏輯電路、存儲(chǔ)電路中的規(guī)格外的遲延作為延遲故障檢測(cè)出來(lái)。例如，作為用于檢測(cè)該邏輯電路的延遲故障的試驗(yàn)，已知有掃描測(cè)試，另外，作為用于檢測(cè)該存儲(chǔ)電路的延遲故障的試驗(yàn)，已知有存儲(chǔ)器BIST(Built InSelfTest:內(nèi)建自測(cè)試)。
[0003]在掃描測(cè)試中，使用預(yù)先設(shè)置在半導(dǎo)體集成電路的邏輯電路內(nèi)的掃描路徑。即，在掃描測(cè)試中，試驗(yàn)裝置經(jīng)由掃描路徑將輸出控制電路內(nèi)的時(shí)序電路設(shè)定為預(yù)定的狀態(tài)。預(yù)定的狀態(tài)以如下方式設(shè)置:在將配置在組合電路的前級(jí)的時(shí)序電路的狀態(tài)傳遞到配置在后級(jí)的時(shí)序電路的情況下，使該時(shí)序電路的狀態(tài)變化。試驗(yàn)裝置在將時(shí)序電路設(shè)定為預(yù)定的狀態(tài)之后，以實(shí)際動(dòng)作的頻率使組合電路動(dòng)作，經(jīng)由組合電路使配置在組合電路的前級(jí)的時(shí)序電路的狀態(tài)傳遞到配置在后級(jí)的時(shí)序電路，進(jìn)一步經(jīng)由掃描路徑提取后級(jí)的時(shí)序電路的狀態(tài)，判斷該提取的時(shí)序電路的狀態(tài)是否與預(yù)定的預(yù)期值一致。由此，試驗(yàn)裝置檢測(cè)邏輯電路的延遲故障。
[0004]另一方面，在存儲(chǔ)器BIST中，使用預(yù)先設(shè)置在半導(dǎo)體集成電路內(nèi)的專(zhuān)用電路。即，在存儲(chǔ)器BIST中，試驗(yàn)裝置使用專(zhuān)用電路，以實(shí)際動(dòng)作速度將測(cè)試數(shù)據(jù)寫(xiě)入到存儲(chǔ)電路，之后讀取該寫(xiě)入的測(cè)試數(shù)據(jù)，判斷該讀取的測(cè)試數(shù)據(jù)是否與預(yù)定的預(yù)期值一致，由此檢測(cè)存儲(chǔ)電路的延遲故障。
[0005]然而，在像上述那樣的特化了邏輯電路或存儲(chǔ)電路中的任一個(gè)延遲故障的檢測(cè)的試驗(yàn)中，無(wú)法進(jìn)行從邏輯電路到存儲(chǔ)電路的路徑、從存儲(chǔ)電路到邏輯電路的路徑的延遲故障的檢測(cè)。即，為了檢測(cè)從邏輯電路到存儲(chǔ)電路的路徑、從存儲(chǔ)電路到邏輯電路的路徑的延遲故障，在試驗(yàn)期間需要使這2個(gè)電路同時(shí)動(dòng)作，但上述試驗(yàn)是以?xún)H使特化的任一電路動(dòng)作的方式設(shè)計(jì)的，對(duì)于使2個(gè)電路同時(shí)動(dòng)作沒(méi)有任何考慮。
[0006]因此，例如像下述專(zhuān)利文獻(xiàn)I中公開(kāi)那樣，提出了用于檢測(cè)從邏輯電路到存儲(chǔ)電路的路徑的延遲故障的半導(dǎo)體裝置。即，下述專(zhuān)利文獻(xiàn)中公開(kāi)的半導(dǎo)體裝置通過(guò)將來(lái)自配置在內(nèi)存宏的前級(jí)的輸入側(cè)的測(cè)試專(zhuān)用邏輯電路的輸出暫時(shí)獲取到掃描觸發(fā)器，向內(nèi)存宏輸出該掃描觸發(fā)器的輸出，能夠進(jìn)行從該掃描觸發(fā)器到內(nèi)存宏的路徑的延遲故障的檢測(cè)。
[0007]現(xiàn)有技術(shù)文獻(xiàn)
[0008]專(zhuān)利文獻(xiàn)
[0009]專(zhuān)利文獻(xiàn)I:日本特開(kāi)2010-197149號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0010]技術(shù)問(wèn)題
[0011]然而，在如上所述的專(zhuān)利文獻(xiàn)I中公開(kāi)的半導(dǎo)體裝置是將內(nèi)存宏的前級(jí)的輸入側(cè)的測(cè)試專(zhuān)用邏輯電路的輸出暫時(shí)獲取到掃描觸發(fā)器，將該獲取的數(shù)據(jù)從掃描觸發(fā)器輸出到內(nèi)存宏，因此對(duì)于從內(nèi)存宏的前級(jí)的輸入側(cè)用戶(hù)邏輯電路中的最后級(jí)的組合電路到內(nèi)存宏的路徑的延遲故障，依然無(wú)法檢測(cè)，作為半導(dǎo)體集成電路中的邏輯電路與存儲(chǔ)電路的連接部分的延遲故障的檢測(cè)是不充分的。
[0012]因此，本發(fā)明的目的在于提供能夠檢測(cè)從半導(dǎo)體集成電路的前級(jí)的邏輯電路中的最后級(jí)的組合電路到存儲(chǔ)電路的路徑以及從存儲(chǔ)電路到后級(jí)的組合電路的路徑的延遲故障的試驗(yàn)電路。
[0013]技術(shù)方案
[0014]用于解決上述課題的本發(fā)明構(gòu)成為包括以下的技術(shù)特征或者發(fā)明特定事項(xiàng)。
[0015]S卩，根據(jù)上述觀點(diǎn)的本發(fā)明是一種試驗(yàn)電路，其為了檢測(cè)半導(dǎo)體集成電路的延遲而設(shè)置在所述半導(dǎo)體集成電路中，所述試驗(yàn)電路具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與所述第一輸出控制電路的后級(jí)連接的第一組合電路以及與所述第一組合電路的后級(jí)連接的存儲(chǔ)電路，所述試驗(yàn)電路構(gòu)成為:上述試驗(yàn)電路在與上述半導(dǎo)體集成電路連接的試驗(yàn)裝置的控制之下，對(duì)上述多個(gè)時(shí)序電路中的、經(jīng)由上述第一組合電路到達(dá)上述存儲(chǔ)電路的地址端子的第一時(shí)序電路的輸出進(jìn)行預(yù)定的處理，將處理的結(jié)果輸入到上述第一時(shí)序電路，在輸入到上述多個(gè)時(shí)序電路和上述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻進(jìn)行上述預(yù)定的處理，根據(jù)處理的結(jié)果，經(jīng)由上述第一組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)到上述存儲(chǔ)電路中，上述預(yù)定的時(shí)鐘在上述預(yù)定的交替時(shí)刻后進(jìn)行奇數(shù)次交替之后的接下來(lái)的交替時(shí)刻，從上述存儲(chǔ)電路中讀取上述存儲(chǔ)的數(shù)據(jù)作為上述半導(dǎo)體集成電路的延遲故障的結(jié)果。
[0016]由此，試驗(yàn)電路在對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)的交替時(shí)刻之后，使預(yù)定的時(shí)鐘交替奇數(shù)次，從而對(duì)到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出進(jìn)行預(yù)定的處理。接著，試驗(yàn)電路通過(guò)在交替奇數(shù)次之后的交替時(shí)刻從存儲(chǔ)電路中讀取預(yù)定的數(shù)據(jù)，由此到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出的邏輯與對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)時(shí)的邏輯一致，因此能夠檢測(cè)從第一輸出控制電路經(jīng)由第一組合電路到達(dá)存儲(chǔ)電路的路徑的延遲故障。
[0017]在此，可以是上述多個(gè)時(shí)序電路以串聯(lián)的方式連接，上述試驗(yàn)電路在將上述預(yù)定的處理的結(jié)果輸入到上述第一時(shí)序電路之前，向最前級(jí)的上述時(shí)序電路輸入預(yù)定的測(cè)試圖案，基于上述預(yù)定的時(shí)鐘使上述測(cè)試圖案從上述最前級(jí)的時(shí)序電路傳遞到最后級(jí)的上述時(shí)序電路。
[0018]由此，試驗(yàn)電路在將預(yù)定的處理的結(jié)果輸入到第一時(shí)序電路之前，能夠?qū)⒍鄠€(gè)時(shí)序電路的各狀態(tài)設(shè)定為根據(jù)預(yù)定的測(cè)試圖案的狀態(tài)。
[0019]此外，可以是上述試驗(yàn)電路在向上述最前級(jí)的時(shí)序電路輸入上述預(yù)定的測(cè)試圖案之前，將上述預(yù)定的時(shí)鐘的頻率設(shè)定為第一頻率，使上述預(yù)定的測(cè)試圖案從上述最前級(jí)的時(shí)序電路傳遞到上述最后級(jí)的時(shí)序電路之后，將上述預(yù)定的時(shí)鐘的頻率設(shè)定為比上述第一頻率高的第二頻率。
[0020]由此，試驗(yàn)電路通過(guò)具有比輸入預(yù)定的測(cè)試圖案時(shí)的頻率，即第一頻率高的頻率的第二頻率的預(yù)定的時(shí)鐘使預(yù)定的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)電路中，能夠使預(yù)定的時(shí)鐘交替奇數(shù)次，從該存儲(chǔ)電路中讀取預(yù)定的數(shù)據(jù)。
[0021]另外，可以是上述半導(dǎo)體集成電路還具備與上述存儲(chǔ)電路的后級(jí)連接的第二組合電路以及與上述第二組合電路的后級(jí)連接且包含上述多個(gè)時(shí)序電路的第二輸出控制電路，上述試驗(yàn)電路基于上述預(yù)定的時(shí)鐘，經(jīng)由上述第二組合電路并利用上述第二輸出控制電路的時(shí)序電路鎖存從上述存儲(chǔ)電路中讀取的數(shù)據(jù)，基于上述預(yù)定的時(shí)鐘使上述第二輸出控制電路的時(shí)序電路鎖存的數(shù)據(jù)傳遞到上述最后級(jí)的時(shí)序電路。
[0022 ]由此，試驗(yàn)電路能夠通過(guò)第二輸出控制電路的時(shí)序電路鎖存從存儲(chǔ)電路中讀取的數(shù)據(jù)，將該鎖存的數(shù)據(jù)經(jīng)由第二輸出控制電路的時(shí)序電路輸出到外部。
[0023]另外，上述預(yù)定的處理可以是邏輯非處理。
[0024]此外，根據(jù)另一個(gè)觀點(diǎn)的本發(fā)明是一種試驗(yàn)方法，在試驗(yàn)裝置的控制下，用于檢測(cè)具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與上述第一輸出控制電路的后級(jí)連接的第一組合電路以及與上述第一組合電路的后級(jí)連接的存儲(chǔ)電路的半導(dǎo)體集成電路的延遲故障，包括:將對(duì)于上述多個(gè)時(shí)序電路中的、第一時(shí)序電路的輸出的預(yù)定的處理的結(jié)果輸入到上述第一時(shí)序電路;在輸入到上述多個(gè)時(shí)序電路和上述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻，根據(jù)上述預(yù)定的處理的結(jié)果，經(jīng)由上述第一組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)在上述存儲(chǔ)電路中；上述預(yù)定的時(shí)鐘在上述預(yù)定的交替時(shí)刻后交替奇數(shù)次后的接下來(lái)的交替時(shí)刻，從上述存儲(chǔ)電路中讀取上述存儲(chǔ)的數(shù)據(jù)；以及判斷從上述存儲(chǔ)電路中讀取的數(shù)據(jù)是否是表示預(yù)期值的第一狀態(tài)，基于該判斷的結(jié)果進(jìn)行延遲故障的檢測(cè)。
[0025]由此，試驗(yàn)裝置通過(guò)在對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)的交替時(shí)刻之后，使預(yù)定的時(shí)鐘交替奇數(shù)次，從而對(duì)到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出的邏輯進(jìn)行預(yù)定的處理。接下來(lái)，試驗(yàn)電路通過(guò)在交替奇數(shù)次之后的交替時(shí)刻從存儲(chǔ)電路中讀取預(yù)定的數(shù)據(jù)，從而到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出的邏輯與對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)時(shí)的邏輯一致，因此能夠檢測(cè)從第一輸出控制電路經(jīng)由第一組合電路到達(dá)存儲(chǔ)電路的路徑的延遲故障。
[0026]此外，根據(jù)另一觀點(diǎn)的本發(fā)明是一種程序，用于檢測(cè)半導(dǎo)體集成電路的延遲故障，上述半導(dǎo)體集成電路具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與上述第一輸出控制電路的后級(jí)連接的第一組合電路以及與上述第一組合電路的后級(jí)連接的存儲(chǔ)電路，上述程序在試驗(yàn)裝置路的控制裝置中實(shí)現(xiàn)如下功能:將對(duì)于上述多個(gè)時(shí)序電路中的、第一時(shí)序電路的輸出的預(yù)定的處理的結(jié)果輸入到上述第一時(shí)序電路中的功能;在輸入到上述多個(gè)時(shí)序電路和上述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻，根據(jù)上述預(yù)定的處理的結(jié)果，經(jīng)由上述第一組合電路將預(yù)定的數(shù)據(jù)存儲(chǔ)在上述存儲(chǔ)電路中的功能;在上述預(yù)定的時(shí)鐘在上述預(yù)定的交替時(shí)刻后交替奇數(shù)次后的接下來(lái)的交替時(shí)刻，從上述存儲(chǔ)電路中讀取上述存儲(chǔ)的數(shù)據(jù)的功能；以及判斷從上述存儲(chǔ)電路中讀取的數(shù)據(jù)是否是表示預(yù)期值的第一狀態(tài)，基于該判斷的結(jié)果進(jìn)行延遲故障的檢測(cè)的功能。
[0027]由此，試驗(yàn)裝置通過(guò)在對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)的交替時(shí)刻之后，使預(yù)定的時(shí)鐘交替奇數(shù)次，從而對(duì)到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出進(jìn)行預(yù)定的處理。接下來(lái)，試驗(yàn)裝置通過(guò)在交替奇數(shù)次后的交替時(shí)刻從存儲(chǔ)電路中讀取預(yù)定的數(shù)據(jù)，從而到達(dá)存儲(chǔ)電路的第一時(shí)序電路的輸出的邏輯與對(duì)存儲(chǔ)電路存儲(chǔ)預(yù)定的數(shù)據(jù)時(shí)的邏輯一致，因此能夠檢測(cè)從第一輸出控制電路經(jīng)由第一組合電路到達(dá)存儲(chǔ)電路的路徑的延遲故障。
[0028]發(fā)明效果
[0029]根據(jù)本發(fā)明，試驗(yàn)電路能夠檢測(cè)從前級(jí)的邏輯電路中的最后級(jí)的組合電路到達(dá)存儲(chǔ)電路的路徑和從存儲(chǔ)電路到達(dá)后級(jí)的組合電路的路徑的延遲故障。
【附圖說(shuō)明】
[0030]圖1是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體試驗(yàn)系統(tǒng)的簡(jiǎn)要構(gòu)成的一個(gè)例子的圖。
[0031]圖2是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的構(gòu)成的一個(gè)例子的圖。
[0032]圖3是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的時(shí)鐘生成電路的構(gòu)成的一個(gè)例子的圖。
[0033]圖4是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的輸出控制電路的構(gòu)成的一個(gè)例子的圖。
[0034]圖5是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的輸出控制電路的構(gòu)成的一個(gè)例子的圖。
[0035]圖6是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體試驗(yàn)裝置進(jìn)行用于檢測(cè)半導(dǎo)體集成電路的延遲故障的試驗(yàn)的動(dòng)作的流程圖。
[0036]圖7是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的各種信號(hào)的變化的時(shí)序圖。
[0037]符號(hào)說(shuō)明
[0038]1:半導(dǎo)體集成電路
[0039]10:半導(dǎo)體集成電路
[0040]11:時(shí)鐘生成電路
[0041]111:PLL 電路
[0042]112:時(shí)鐘濾波器
[0043]113、114:選擇電路
[0044]12:輸出控制電路
[0045]121:選擇電路
[0046]122:時(shí)序電路
[0047]13:組合電路
[0048]131:邏輯電路
[0049]14:輸出控制電路
[0050]141:邏輯非電路[0051 ] 142:選擇電路
[0052]15:選擇電路
[0053]16:存儲(chǔ)電路
[0054]100:試驗(yàn)電路
[0055]20:半導(dǎo)體試驗(yàn)裝置
[0056]21:接口裝置
[0057]22:控制裝置
[0058]221:處理器模塊
[0059]222:存儲(chǔ)器模塊
[0060]23:比較器[0061 ]24:存儲(chǔ)裝置
【具體實(shí)施方式】
[0062]接下來(lái)，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
[0063]圖1是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體試驗(yàn)系統(tǒng)的簡(jiǎn)要構(gòu)成的一個(gè)例子的圖。如該圖所示，本實(shí)施方式的半導(dǎo)體試驗(yàn)系統(tǒng)I構(gòu)成為例如包括半導(dǎo)體集成電路10和半導(dǎo)體試驗(yàn)裝置20。
[0064]作為試驗(yàn)對(duì)象的半導(dǎo)體集成電路10例如是形成在晶片上的多個(gè)芯片(S卩，ASIC:applicat1n specific integrated circuit:專(zhuān)用集成電路)中的一個(gè)，或者是經(jīng)模切的芯片等，但不限于此。半導(dǎo)體集成電路10被載置在例如未圖示的預(yù)定的載置臺(tái)上，在半導(dǎo)體試驗(yàn)裝置20的控制下進(jìn)行動(dòng)作。半導(dǎo)體集成電路10基于從半導(dǎo)體試驗(yàn)裝置20輸入的系統(tǒng)時(shí)鐘SCLK，對(duì)從半導(dǎo)體試驗(yàn)裝置20輸入的輸入信號(hào)IN(I)?IN(n)進(jìn)行處理，將該處理結(jié)果作為輸出信號(hào)OUT(I)?OUT(n)輸出到外部。另外，將半導(dǎo)體集成電路10切換到根據(jù)從半導(dǎo)體試驗(yàn)裝置20輸入的各種模式切換信號(hào)的動(dòng)作模式。作為模式切換信號(hào)，例如有進(jìn)行測(cè)試模式的有效/無(wú)效的切換的測(cè)試信號(hào)TEST、進(jìn)行掃描模式的有效/無(wú)效的切換的掃描控制信號(hào)SCCNT和進(jìn)行實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ降挠行?無(wú)效的切換的實(shí)際動(dòng)作信號(hào)ATSPD。
[0065]如果半導(dǎo)體集成電路10通過(guò)半導(dǎo)體試驗(yàn)裝置20將測(cè)試模式切換為有效，則使存儲(chǔ)電路的動(dòng)作有效化。應(yīng)予說(shuō)明，在測(cè)試模式為無(wú)效的情況下，存儲(chǔ)電路的動(dòng)作的有效化根據(jù)輸入信號(hào)IN(I)?IN(n)來(lái)確定。另外，如果半導(dǎo)體集成電路10通過(guò)半導(dǎo)體試驗(yàn)裝置20將掃描模式切換為有效，則構(gòu)建從掃描輸入端子sci，經(jīng)由以串聯(lián)的方式連接時(shí)序電路(例如，觸發(fā)器)的路徑而到達(dá)掃描輸出端子SC0的掃描路徑。半導(dǎo)體集成電路10在掃描模式為有效的情況下，基于系統(tǒng)時(shí)鐘SCLK設(shè)定將時(shí)序電路的狀態(tài)設(shè)定成根據(jù)輸入到掃描輸入端子sci的掃描輸入信號(hào)SCIN的數(shù)據(jù)，并且將該時(shí)序電路的狀態(tài)作為掃描輸出信號(hào)SCOUT從掃描輸出端子SC0輸出到半導(dǎo)體試驗(yàn)裝置20。另外，半導(dǎo)體集成電路10通過(guò)半導(dǎo)體試驗(yàn)裝置20將實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ角袚Q為有效時(shí)，以能夠檢測(cè)存儲(chǔ)電路及與其前后級(jí)連接的組合電路和時(shí)序電路的延遲故障的方式構(gòu)建內(nèi)部的電路。
[0066]半導(dǎo)體試驗(yàn)裝置20例如是LSI測(cè)試器、評(píng)估板等。其控制半導(dǎo)體集成電路10的動(dòng)作，執(zhí)行用于檢測(cè)半導(dǎo)體集成電路10的延遲故障的試驗(yàn)。半導(dǎo)體試驗(yàn)裝置20構(gòu)成為包括例如接口裝置21、控制裝置22、比較器23和存儲(chǔ)裝置24。
[0067]接口裝置21包括例如載置半導(dǎo)體集成電路10并用于與控制裝置22電連接的機(jī)構(gòu)。將從控制裝置22輸出的各種信號(hào)經(jīng)由接口裝置21輸出到半導(dǎo)體集成電路10，另外，將從半導(dǎo)體集成電路1輸出的掃描輸出信號(hào)SCOUT輸出到比較器23。
[0068]控制裝置22可以由已知的計(jì)算設(shè)備構(gòu)成，例如構(gòu)成為包括處理器模塊221、作為處理器模塊221的主存儲(chǔ)裝置的存儲(chǔ)器模塊222以及控制與包括處理器模塊221的各種組件的數(shù)據(jù)交換的芯片組223?？刂蒲b置22根據(jù)從存儲(chǔ)裝置24中讀取的測(cè)試程序，在處理器模塊221的控制下確定半導(dǎo)體集成電路10的動(dòng)作，進(jìn)行該動(dòng)作的控制。具體而言，控制裝置22經(jīng)由接口裝置21將系統(tǒng)時(shí)鐘SCLK、輸入信號(hào)IN(I)?IN(n)、測(cè)試信號(hào)TEST、掃描控制信號(hào)SCCNT、掃描輸入信號(hào)SCIN以及實(shí)際動(dòng)作信號(hào)ATSH)輸出到半導(dǎo)體集成電路10，對(duì)此進(jìn)行響應(yīng)并將表示從半導(dǎo)體集成電路10輸出的掃描輸出信號(hào)SCOUT的狀態(tài)的預(yù)期值的評(píng)價(jià)信號(hào)VAL輸出到比較器23，將從比較器23輸出的結(jié)果信號(hào)RESULT所示的試驗(yàn)結(jié)果輸出到存儲(chǔ)裝置24。
[0069]比較器23例如根據(jù)從控制裝置22輸出的評(píng)價(jià)信號(hào)VAL來(lái)判斷從半導(dǎo)體集成電路10經(jīng)由接口裝置21輸出的掃描輸出信號(hào)SCOUT的狀態(tài)與從控制裝置22輸出的評(píng)價(jià)信號(hào)VAL所示的預(yù)期值是否一致，將該判斷結(jié)果作為結(jié)果信號(hào)RESULT輸出到控制裝置22。
[0070]存儲(chǔ)裝置24例如存儲(chǔ)表示控制裝置22對(duì)半導(dǎo)體集成電路10實(shí)施的延遲故障的試驗(yàn)的控制內(nèi)容的測(cè)試程序和測(cè)試數(shù)據(jù)。另外，存儲(chǔ)裝置24例如存儲(chǔ)用于檢測(cè)從控制裝置22輸出的對(duì)半導(dǎo)體集成電路10實(shí)施的延遲故障的試驗(yàn)的結(jié)果。
[0071]如上構(gòu)成的半導(dǎo)體試驗(yàn)系統(tǒng)I在半導(dǎo)體試驗(yàn)裝置20的控制下進(jìn)行對(duì)于半導(dǎo)體集成電路10的試驗(yàn)。即，半導(dǎo)體試驗(yàn)系統(tǒng)I使半導(dǎo)體集成電路10的測(cè)試模式和掃描模式有效化，將半導(dǎo)體集成電路10的時(shí)序電路設(shè)定成預(yù)定的狀態(tài)。接下來(lái)，半導(dǎo)體試驗(yàn)系統(tǒng)I使半導(dǎo)體集成電路10的掃描模式無(wú)效化。半導(dǎo)體試驗(yàn)系統(tǒng)I通過(guò)使半導(dǎo)體集成電路10在實(shí)際動(dòng)作中動(dòng)作來(lái)進(jìn)行延遲故障的檢測(cè)，之后再次使掃描模式有效化。然后，半導(dǎo)體試驗(yàn)系統(tǒng)I判斷時(shí)序電路的狀態(tài)與預(yù)期值是否一致，將該判斷的結(jié)果存儲(chǔ)到存儲(chǔ)裝置24。這樣，半導(dǎo)體試驗(yàn)系統(tǒng)I能夠?qū)Π雽?dǎo)體集成電路10執(zhí)行用于檢測(cè)延遲故障的試驗(yàn)。
[0072]圖2是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的構(gòu)成的一個(gè)例子的圖。如該圖所示，本實(shí)施方式的半導(dǎo)體集成電路10構(gòu)成為包括時(shí)鐘生成電路U、輸出控制電路12
(1)和12(2)及14、組合電路13(1)?13(3)、選擇電路15以及存儲(chǔ)電路16。
[0073]時(shí)鐘生成電路11根據(jù)從半導(dǎo)體試驗(yàn)裝置20輸出的掃描控制信號(hào)SCCNT選擇從半導(dǎo)體試驗(yàn)裝置20輸出的系統(tǒng)時(shí)鐘SCLK和基于系統(tǒng)時(shí)鐘SCLK在內(nèi)部生成的時(shí)鐘中的任一個(gè)，并輸出該選擇的結(jié)果。具體而言，時(shí)鐘生成電路11在掃描控制信號(hào)SCCNT表示例如“有效”的情況下，選擇系統(tǒng)時(shí)鐘SCLK，另一方面，在掃描控制信號(hào)SCCNT表示例如“無(wú)效”的情況下，選擇基于系統(tǒng)時(shí)鐘SCLK而在內(nèi)部生成的時(shí)鐘，將該選擇的結(jié)果輸出到輸出控制電路12(1)和12
(2)及14以及存儲(chǔ)電路16。另外，時(shí)鐘生成電路11在掃描控制信號(hào)SCCNT表示“無(wú)效”且從半導(dǎo)體試驗(yàn)裝置20輸出的測(cè)試信號(hào)TEST表示“有效”的情況下，在以預(yù)定的交替次數(shù)輸出在內(nèi)部生成的時(shí)鐘之后，停止時(shí)鐘的輸出。
[0074]輸出控制電路12包括觸發(fā)器等多個(gè)時(shí)序電路。輸出控制電路12在輸入到掃描控制端子sc的掃描控制信號(hào)SCCNT表示例如“無(wú)效”的情況下，基于輸入到時(shí)鐘端子ck的時(shí)鐘CLK，利用各時(shí)序電路鎖存從前級(jí)的電路輸入到輸入端子il?in的信號(hào)，并且將該鎖存了的信號(hào)從輸出端子ο I?on輸出到后級(jí)的電路。另一方面，輸出控制電路12在例如掃描控制信號(hào)SCCNT表示“有效”的情況下，作為使經(jīng)由各時(shí)序電路而輸入到移位輸入端子sf i的信號(hào)從移位輸出端子sfo輸出的移位寄存器發(fā)揮作用。輸出控制電路12在作為移位寄存器發(fā)揮作用的情況下，基于時(shí)鐘CLK輸出到對(duì)應(yīng)各時(shí)序電路的狀態(tài)的后級(jí)的時(shí)序電路。應(yīng)予說(shuō)明，輸出控制電路12可以與后述的輸出控制電路14 一起構(gòu)成試驗(yàn)電路100。
[0075]組合電路13包括時(shí)序電路以外的構(gòu)成要素(例如，邏輯門(mén)、開(kāi)關(guān)電路、電阻元件、電容元件等)。組合電路13基于輸入的信號(hào)進(jìn)行處理，并將該處理的結(jié)果輸出到后級(jí)的電路。在本例中，組合電路13(2)包括邏輯電路131。邏輯電路131對(duì)輸入的信號(hào)執(zhí)行處理，將該處理的結(jié)果作為地址信號(hào)ADDRESS輸出到存儲(chǔ)電路16的地址端子ADD。
[0076]輸出控制電路14對(duì)上述的輸出控制電路12追加與實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ较嚓P(guān)的動(dòng)作。輸出控制電路14在輸入到實(shí)際動(dòng)作端子act的實(shí)際動(dòng)作信號(hào)ATSH)表示“有效”的情況下，對(duì)一部分時(shí)序電路的輸入信號(hào)進(jìn)行該時(shí)序電路的輸出的預(yù)定的處理，其結(jié)果是，選擇例如邏輯非。另一方面，輸出控制電路14在實(shí)際動(dòng)作信號(hào)ATSPD表不“無(wú)效”的情況下，在該一部分時(shí)序電路的輸入信號(hào)中選擇從前級(jí)的組合電路13(1)輸出的信號(hào)。
[0077]選擇電路15是例如多路復(fù)用器，但并不限于此，可以是例如數(shù)據(jù)選擇器、信號(hào)開(kāi)關(guān)等。選擇電路15基于測(cè)試信號(hào)TEST選擇掃描控制信號(hào)SCCNT和從組合電路13(2)輸出的信號(hào)中的任一個(gè)，將該選擇的結(jié)果作為芯片選擇信號(hào)CSEL輸出到存儲(chǔ)電路16。具體而言，選擇電路15在輸入到選擇端子SL的測(cè)試信號(hào)TEST表示例如“有效”的情況下，選擇掃描控制信號(hào)SCCNT，另一方面，在測(cè)試信號(hào)TEST表示例如“無(wú)效”的情況下，選擇從組合電路13(2)輸出的信號(hào)，將該選擇的結(jié)果作為芯片選擇信號(hào)CSEL輸出到存儲(chǔ)電路16的芯片選擇端子CS。
[0078]存儲(chǔ)電路16例如是SRAM、DRAM,閃存、ROM等存儲(chǔ)元件，基于輸入的信號(hào)執(zhí)行數(shù)據(jù)的存儲(chǔ)和讀取動(dòng)作。具體而言，存儲(chǔ)電路16在輸入到讀寫(xiě)端子RW的讀寫(xiě)信號(hào)RDWT表示寫(xiě)處理的情況下，在輸入到地址端子ADD的地址信號(hào)ADDRESS所示的地址中存儲(chǔ)輸入到數(shù)據(jù)輸入端子DI的數(shù)據(jù)信號(hào)DATA所示的數(shù)據(jù)。另一方面，存儲(chǔ)電路16在讀寫(xiě)信號(hào)RDWT表示讀處理的情況下，讀取存儲(chǔ)到地址信號(hào)ADDRESS所示的地址中的數(shù)據(jù)，將該讀取的數(shù)據(jù)從數(shù)據(jù)輸出端子DO輸出到組合電路13 (3)。另外，存儲(chǔ)電路16在芯片選擇信號(hào)CSEL的狀態(tài)為“O”的情況下，將根據(jù)向自身輸入的各種信號(hào)的動(dòng)作切換為有效，另一方面，在芯片選擇信號(hào)CSEL的狀態(tài)為“I”的情況下，將該動(dòng)作切換為無(wú)效。
[0079]在此，對(duì)掃描模式為有效的情況下的半導(dǎo)體集成電路10的動(dòng)作進(jìn)行說(shuō)明。在掃描模式為有效的情況下(即，掃描控制信號(hào)SCCNT表示“I”的情況下)，時(shí)鐘生成電路11將從半導(dǎo)體試驗(yàn)裝置20輸出的系統(tǒng)時(shí)鐘SCLK作為時(shí)鐘CLK選擇并輸出。輸出控制電路12 (I)基于時(shí)鐘CLK將輸入到移位輸入端子sfi的掃描輸入信號(hào)SCIN鎖存，并且將該鎖存了的信號(hào)從移位輸出端子sfo輸出到輸出控制電路14的移位輸入端子sfi。輸出控制電路14基于時(shí)鐘CLK鎖存從輸出控制電路12 (I)輸出的信號(hào)，將該鎖存了的信號(hào)從移位輸出端子sf ο輸出到輸出控制電路12 (2)的移位輸入端子sf i。輸出控制電路12 (2)基于時(shí)鐘CLK鎖存從輸出控制電路14輸出的信號(hào)，將該鎖存了的信號(hào)作為掃描輸出信號(hào)SC0UT，從移位輸出端子sfo輸出到半導(dǎo)體試驗(yàn)裝置20。如上所述，半導(dǎo)體集成電路10在掃描模式為有效的情況下，將輸出控制電路12(1)和12(2)以及14的各時(shí)序電路的狀態(tài)設(shè)定為根據(jù)掃描輸入信號(hào)SCIN的預(yù)定的狀態(tài)，并且將該時(shí)序電路的狀態(tài)作為掃描輸出信號(hào)SCOUT輸出到半導(dǎo)體試驗(yàn)裝置20。
[0080]接下來(lái)，對(duì)掃描模式為無(wú)效的情況下的半導(dǎo)體集成電路10的動(dòng)作進(jìn)行說(shuō)明。應(yīng)予說(shuō)明，測(cè)試模式有效。在掃描模式為無(wú)效的情況下(即，掃描控制信號(hào)SCCNT表示“O”的情況下)，時(shí)鐘生成電路11在內(nèi)部生成與系統(tǒng)時(shí)鐘SCLK相比具有更高頻率的時(shí)鐘，將該生成的時(shí)鐘選擇輸出為時(shí)鐘CLK。輸出控制電路12(1)基于時(shí)鐘CLK鎖存輸入信號(hào)IN(I)?IN(n)，將該鎖存了的信號(hào)分別從輸出端子ol?on輸出到組合電路13(1)。組合電路13(1)進(jìn)行根據(jù)從輸出控制電路12(1)輸出的各種信號(hào)的處理，將該處理的結(jié)果輸出到輸出控制電路14的輸入端子i I?in ο
[0081]輸出控制電路14鎖存從組合電路13(1)輸出的各種信號(hào)，將該鎖存了的信號(hào)分別從輸出端子ο I?on輸出到組合電路13 (2)。在此，輸出控制電路14在實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ綖橛行У那闆r下，對(duì)于輸出經(jīng)由組合電路13 (2)的邏輯電路131而到達(dá)存儲(chǔ)電路16的地址端子ADD的時(shí)序電路而言，作為該時(shí)序電路的輸入信號(hào)，選擇不是對(duì)從組合電路13(I)輸出的信號(hào)進(jìn)行邏輯非的結(jié)果，而是對(duì)該時(shí)序電路的輸出信號(hào)進(jìn)行邏輯非的結(jié)果，將該選擇的結(jié)果輸出到邏輯電路131。組合電路13(2)進(jìn)行根據(jù)從輸出控制電路14輸出的各種信號(hào)的處理，將該處理的結(jié)果作為數(shù)據(jù)信號(hào)DATA、地址信號(hào)ADDRESS、讀寫(xiě)信號(hào)RDWT和其它信號(hào)，將數(shù)據(jù)信號(hào)DATA、地址信號(hào)ADDRESS和讀寫(xiě)信號(hào)RDWT輸出到存儲(chǔ)電路16，將其它信號(hào)輸出到選擇電路15。選擇電路15根據(jù)測(cè)試信號(hào)TEST，將掃描控制信號(hào)SCCNT作為芯片選擇信號(hào)CSEL輸出到存儲(chǔ)電路16。
[0082]存儲(chǔ)電路16中，由于芯片選擇信號(hào)CSEL為“O”，所以將自身的動(dòng)作切換為有效。存儲(chǔ)電路16基于預(yù)定的時(shí)鐘CLK，在根據(jù)地址信號(hào)ADDRESS的地址中存儲(chǔ)根據(jù)數(shù)據(jù)信號(hào)DATA的數(shù)據(jù)，并讀取在根據(jù)地址信號(hào)ADDRESS的地址中存儲(chǔ)的數(shù)據(jù)，將該讀取的數(shù)據(jù)從數(shù)據(jù)輸出端子DO輸出到組合電路13(3)。組合電路13(3)進(jìn)行根據(jù)從存儲(chǔ)電路16輸出的信號(hào)的處理，并將該處理的結(jié)果輸出到輸出控制電路12 (2)。輸出控制電路12 (2)鎖存從組合電路13 (3)輸出的信號(hào)，將該鎖存了的結(jié)果作為輸出信號(hào)OUT (I)?OUT (η)從輸出端子OI?on輸出到外部。如上所述，半導(dǎo)體集成電路10在掃描模式為無(wú)效的情況下，執(zhí)行根據(jù)輸入信號(hào)IN(I)?ΙΝ( η)的處理，將該處理的結(jié)果作為輸出信號(hào)OUT (I)?OUT (η)輸出到外部。
[0083]圖3是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的時(shí)鐘生成電路的構(gòu)成的一個(gè)例子的圖。如該圖所示，時(shí)鐘生成電路11構(gòu)成為包括PLL電路111、時(shí)鐘濾波器112、選擇電路 113 和 114。
[0084]PLL電路111基于系統(tǒng)時(shí)鐘SCLK生成具有比該時(shí)鐘的頻率更高的頻率的時(shí)鐘。PLL電路111將生成的時(shí)鐘輸出到時(shí)鐘濾波器112和選擇電路113的輸入端子Α0。
[0085]時(shí)鐘濾波器112基于控制信號(hào)SCCNT，將從PLL電路111輸出的時(shí)鐘以預(yù)定的交替次數(shù)輸出到選擇電路113的輸入端子Al。具體而言，時(shí)鐘濾波器112確認(rèn)從半導(dǎo)體試驗(yàn)裝置20輸出的掃描控制信號(hào)SCCNT的狀態(tài)，在該信號(hào)的狀態(tài)從“無(wú)效”切換到“有效”的情況下，將從PLL電路111輸出的時(shí)鐘以預(yù)定的交替次數(shù)輸出到選擇電路113的輸入端子Al。
[0086]選擇電路113和114例如為多路復(fù)用器，但并不限于此，例如還可以是數(shù)據(jù)選擇器、信號(hào)開(kāi)關(guān)等。選擇電路113和114基于輸入到選擇端子SL的信號(hào)，選擇輸入到輸入端子AO和Al的信號(hào)中的任一個(gè)，并輸出該選擇結(jié)果。具體而言，選擇電路113在測(cè)試信號(hào)TEST表示“有效”的情況下，選擇從時(shí)鐘濾波器輸出的時(shí)鐘，另一方面，在測(cè)試信號(hào)TEST表示“無(wú)效”的情況下，選擇從PLL電路111輸出的時(shí)鐘，將該選擇的結(jié)果輸出到選擇電路114的輸入端子A0。另外，選擇電路114在掃描控制信號(hào)SCCNT表示“有效”的情況下，選擇系統(tǒng)時(shí)鐘SCLK，另一方面，在掃描控制信號(hào)SCCNT表示“無(wú)效”的情況下，選擇從選擇電路113輸出的時(shí)鐘，將該選擇的結(jié)果作為時(shí)鐘CLK輸出到輸出控制電路12(1)和12(2)及14以及存儲(chǔ)電路16。
[0087]圖4是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的輸出控制電路的構(gòu)成的一個(gè)例子的圖。如該圖所示，本實(shí)施方式的輸出控制電路12構(gòu)成為包括選擇電路121 (I)?121(η)和時(shí)序電路122(1)?122(n)。選擇電路121與時(shí)序電路122分別——對(duì)應(yīng)，對(duì)應(yīng)的多個(gè)選擇電路121與時(shí)序電路122的設(shè)置是以串聯(lián)的方式進(jìn)行連接。
[0088]選擇電路121的電路構(gòu)成一般與上述的選擇電路15、113和114相同。選擇電路121在掃描控制信號(hào)SCCNT表示“有效”的情況下，選擇從前級(jí)的時(shí)序電路122或移位輸入端子sfi輸入到輸入端子Al的信號(hào)，另一方面，在掃描控制信號(hào)SCCNT表示“無(wú)效”的情況下，選擇從輸入端子i輸入到輸入端子A O的信號(hào)，輸出到對(duì)應(yīng)該選擇的信號(hào)的時(shí)序電路12 2的數(shù)據(jù)輸入端子D。
[0089]時(shí)序電路122例如是觸發(fā)器。時(shí)序電路122基于向時(shí)鐘端子ck輸入的時(shí)鐘CLK，鎖存從對(duì)應(yīng)的選擇電路121輸出的信號(hào)，將該鎖存了的信號(hào)從數(shù)據(jù)輸出端子Q輸出到對(duì)應(yīng)的輸出端子ο和后級(jí)的選擇電路121的輸入端子Al。另外，最后級(jí)的時(shí)序電路122(n)將該鎖存了的信號(hào)輸出到輸出端子ο (η)和移位輸出端子sf ο。
[0090]圖5是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的輸出控制電路的構(gòu)成的一個(gè)例子的圖。如該圖所示，本實(shí)施方式的輸出控制電路14相對(duì)于輸出控制電路12附加了邏輯非電路141和選擇電路142。相對(duì)于輸出到達(dá)存儲(chǔ)電路16(參照?qǐng)D2)的地址端子ADD的信號(hào)的選擇電路121和時(shí)序電路122所成的組，分別設(shè)有邏輯非電路141和選擇電路142。應(yīng)予說(shuō)明，在本例中，相對(duì)于輸出到達(dá)存儲(chǔ)電路16的地址端子ADD的信號(hào)的選擇電路121和時(shí)序電路122所成的組分別設(shè)有邏輯非電路141和選擇電路142，但不限于此?？梢韵鄬?duì)于輸出到達(dá)存儲(chǔ)電路16的任意的輸入端子的信號(hào)的選擇電路121和時(shí)序電路122所成的組分別設(shè)有邏輯非電路141和選擇電路142。另外，對(duì)于選擇電路121和時(shí)序電路122，與輸出控制電路12的敘述相同，因此省略其說(shuō)明。
[0091 ] 邏輯非電路141例如是逆變電路。邏輯非電路141對(duì)于從對(duì)應(yīng)的時(shí)序電路122輸出的信號(hào)進(jìn)行邏輯非，并輸出到對(duì)應(yīng)該邏輯非的結(jié)果的選擇電路142的輸入端子Al。
[0092]選擇電路142的電路構(gòu)成一般與上述的選擇電路15、113、114和121相同。選擇電路142在從半導(dǎo)體試驗(yàn)裝置20輸出的實(shí)際動(dòng)作信號(hào)ATSH)表示“有效”的情況下，選擇來(lái)自對(duì)應(yīng)的邏輯非電路141的輸出，另一方面，在實(shí)際動(dòng)作信號(hào)ATSH)表示“無(wú)效”的情況下，選擇從對(duì)應(yīng)的輸入端子i輸入的信號(hào)，并輸出到對(duì)應(yīng)該選擇的結(jié)果的選擇電路121。
[0093]如上構(gòu)成的輸出控制電路14在實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ綖橛行У那闆r下，作為輸出到達(dá)存儲(chǔ)電路16的地址端子ADD的信號(hào)的時(shí)序電路122的輸入信號(hào)，選擇對(duì)于該時(shí)序電路122輸出的信號(hào)進(jìn)行了邏輯非的結(jié)果。另一方面，輸出控制電路14在實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ綖闊o(wú)效的情況下，作為輸出到達(dá)存儲(chǔ)電路16的地址端子ADD的信號(hào)的時(shí)序電路122的輸入信號(hào)，選擇從前級(jí)的組合電路13(1)經(jīng)由對(duì)應(yīng)的輸入端子i輸入的信號(hào)。并且，輸出控制電路14將該選擇的信號(hào)經(jīng)由后級(jí)的組合電路13(2)輸出到存儲(chǔ)電路16的地址端子ADD。
[0094]應(yīng)予說(shuō)明，在本例中，輸出控制電路14將通過(guò)邏輯非電路141對(duì)時(shí)序電路122的輸出進(jìn)行了邏輯非的結(jié)果輸出到選擇電路142，但不限于此。輸出控制電路14例如可以通過(guò)寄存器(未圖示)存儲(chǔ)時(shí)序電路122的輸出，并且將該存儲(chǔ)的輸出以及與該存儲(chǔ)的輸出不同的輸出交替地輸出到選擇電路142。
[0095]圖6是表示本發(fā)明的一個(gè)實(shí)施方式的試驗(yàn)電路進(jìn)行用于檢測(cè)半導(dǎo)體集成電路的延遲故障的試驗(yàn)的動(dòng)作的流程圖。如該圖所示，首先，半導(dǎo)體試驗(yàn)裝置20將測(cè)試信號(hào)TEST的狀態(tài)設(shè)定為“有效”，并且將掃描控制信號(hào)SCCNT的狀態(tài)設(shè)定為“有效”，通過(guò)向半導(dǎo)體集成電路1輸出所述2個(gè)信號(hào)使半導(dǎo)體集成電路1的測(cè)試模式和掃描模式有效(S601)。
[0096]接下來(lái)，半導(dǎo)體試驗(yàn)裝置20從存儲(chǔ)裝置24中讀取預(yù)定的測(cè)試圖案，將該讀取的預(yù)定的測(cè)試圖案作為掃描輸入信號(hào)SCIN，并輸出到半導(dǎo)體集成電路10，將半導(dǎo)體集成電路10的內(nèi)部的各時(shí)序電路的狀態(tài)設(shè)定成根據(jù)掃描輸入信號(hào)SCIN的預(yù)定的狀態(tài)(S602)。應(yīng)予說(shuō)明，對(duì)于輸出控制電路12(I)的時(shí)序電路的狀態(tài)，在該狀態(tài)經(jīng)由組合電路13(I)到達(dá)輸出控制電路14的情況下，確定成使輸出控制電路14的各時(shí)序電路的狀態(tài)變化的預(yù)定的狀態(tài)。接下來(lái)，半導(dǎo)體試驗(yàn)裝置20通過(guò)將掃描控制信號(hào)SCCNT的狀態(tài)設(shè)定為“無(wú)效”，并將該信號(hào)輸出到半導(dǎo)體集成電路10，由此使半導(dǎo)體集成電路10的掃描模式無(wú)效(S603)。
[0097]半導(dǎo)體試驗(yàn)裝置20在使半導(dǎo)體集成電路10的時(shí)鐘CLK交替I次的時(shí)刻，經(jīng)由組合電路13 (I)使輸出控制電路12 (I)的狀態(tài)傳遞到輸出控制電路14，使輸出控制電路14的狀態(tài)變化(S604)。
[0098]半導(dǎo)體試驗(yàn)裝置20在使半導(dǎo)體集成電路10的時(shí)鐘CLK進(jìn)一步交替I次時(shí)，經(jīng)由組合電路13(2)使輸出控制電路14的狀態(tài)傳遞到存儲(chǔ)電路16，在輸出控制電路14的狀態(tài)所示的存儲(chǔ)電路16的地址中存儲(chǔ)根據(jù)該狀態(tài)的數(shù)據(jù)(S605)。接著，半導(dǎo)體試驗(yàn)裝置20在使半導(dǎo)體集成電路10的時(shí)鐘CLK交替奇數(shù)次時(shí)，使半導(dǎo)體集成電路10的地址信號(hào)ADDRESS的狀態(tài)變化(S606)。
[0099]此后，半導(dǎo)體試驗(yàn)裝置20在使半導(dǎo)體集成電路10的時(shí)鐘CLK交替I次的時(shí)刻，使半導(dǎo)體集成電路10的地址信號(hào)ADDRESS的狀態(tài)變化，使地址信號(hào)ADDRES的狀態(tài)返回到步驟S605的處理中的狀態(tài)，并且讀取存儲(chǔ)在根據(jù)地址信號(hào)ADDRESS的狀態(tài)的存儲(chǔ)電路16的地址(即，在步驟S605的處理中存儲(chǔ)數(shù)據(jù)的地址)中的數(shù)據(jù)(S607)。接著，半導(dǎo)體試驗(yàn)裝置20基于半導(dǎo)體集成電路1的時(shí)鐘CLK，經(jīng)由組合電路13 (3)將從存儲(chǔ)電路16中讀取的數(shù)據(jù)傳遞到輸出控制電路12 (2)，通過(guò)輸出控制電路12 (2)鎖存該讀取的數(shù)據(jù)(S608)。
[0100]接下來(lái)，半導(dǎo)體試驗(yàn)裝置20將掃描控制信號(hào)SCCNT的狀態(tài)設(shè)定為“有效”，將所述2個(gè)信號(hào)輸出到半導(dǎo)體集成電路10而使半導(dǎo)體集成電路10的掃描模式有效(S609)。接著，半導(dǎo)體試驗(yàn)裝置20將半導(dǎo)體集成電路10的輸出控制電路12(2)的狀態(tài)作為掃描輸出信號(hào)SCOUT輸出到半導(dǎo)體試驗(yàn)裝置20(S610)。
[0101]接收了掃描輸出信號(hào)SCOUT的半導(dǎo)體試驗(yàn)裝置20通過(guò)判斷該掃描輸出信號(hào)SCOUT的狀態(tài)與預(yù)定的預(yù)期值是否一致來(lái)判斷輸出控制電路12(2)的狀態(tài)(S611)。半導(dǎo)體試驗(yàn)裝置20將輸出控制電路12(2)的狀態(tài)的判斷的結(jié)果作為用于檢測(cè)半導(dǎo)體集成電路10的延遲故障的試驗(yàn)的結(jié)果，并輸出到存儲(chǔ)裝置24(S612)，在利用存儲(chǔ)裝置24存儲(chǔ)該狀態(tài)之后，結(jié)束用于檢測(cè)對(duì)半導(dǎo)體集成電路10的延遲故障的試驗(yàn)。
[0102]如上所述，半導(dǎo)體試驗(yàn)裝置20在對(duì)半導(dǎo)體集成電路10的存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的寫(xiě)入后，使地址信號(hào)ADDRESS的狀態(tài)(即邏輯)反轉(zhuǎn)，并且使地址信號(hào)ADDRESS的狀態(tài)反轉(zhuǎn)，同時(shí)對(duì)存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的讀取。這樣，半導(dǎo)體試驗(yàn)裝置20在對(duì)存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的寫(xiě)入和讀取動(dòng)作時(shí)，能夠使對(duì)于存儲(chǔ)電路16的地址指定一致，因此能夠檢測(cè)從輸出控制電路14經(jīng)由組合電路13(2)、存儲(chǔ)電路16和組合電路13(3)到達(dá)輸出控制電路12(2)的路徑的延遲故障。
[0103]應(yīng)予說(shuō)明，在本例中，半導(dǎo)體試驗(yàn)裝置20在半導(dǎo)體集成電路10的延遲故障的檢測(cè)的試驗(yàn)中，通過(guò)在對(duì)存儲(chǔ)電路16進(jìn)行的寫(xiě)入和讀取動(dòng)作時(shí)，將半導(dǎo)體集成電路10的實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ皆O(shè)定為有效，從而檢測(cè)輸出控制電路14以后的構(gòu)成要素的延遲故障，但不限于此。半導(dǎo)體試驗(yàn)裝置20也可以通過(guò)將半導(dǎo)體集成電路10的實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ皆O(shè)定為無(wú)效，執(zhí)行現(xiàn)有的掃描測(cè)試，從而像以往那樣，檢測(cè)從輸出控制電路12(1)經(jīng)由組合電路13(1)到達(dá)輸出控制電路14的路徑的延遲故障。
[0104]圖7是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路的各種信號(hào)的改變的時(shí)序圖。在該圖中，使系統(tǒng)時(shí)鐘SCLK的狀態(tài)變化的時(shí)刻為時(shí)刻t701?t714。應(yīng)予說(shuō)明，測(cè)試模式有效。
[0105]對(duì)于半導(dǎo)體試驗(yàn)裝置20，在時(shí)刻t701?t704，使掃描控制信號(hào)SCCNT的狀態(tài)為“I”(即，“有效”)，同時(shí)使實(shí)際動(dòng)作信號(hào)ATsro的狀態(tài)為“I”(即，“有效”)，將上述2個(gè)信號(hào)輸出到半導(dǎo)體集成電路10。這樣，半導(dǎo)體集成電路10在時(shí)刻t701?t704使掃描模式為有效，使芯片選擇信號(hào)CSEL的狀態(tài)為“I”而使存儲(chǔ)電路16的動(dòng)作無(wú)效，并且使實(shí)際動(dòng)作試驗(yàn)?zāi)Ｊ綖橛行А０雽?dǎo)體集成電路10的時(shí)鐘生成電路11將系統(tǒng)時(shí)鐘SCLK作為時(shí)鐘CLK輸出。另外，半導(dǎo)體集成電路10基于時(shí)鐘CLK將各時(shí)序電路的狀態(tài)設(shè)定為預(yù)定的狀態(tài)。
[0106]半導(dǎo)體試驗(yàn)裝置20在時(shí)刻t705將掃描控制信號(hào)SCCNT的狀態(tài)設(shè)定為“O”(即，“無(wú)效”)。這樣，半導(dǎo)體集成電路10使掃描模式為無(wú)效，并且使芯片選擇信號(hào)CSEL的狀態(tài)為“O”而使存儲(chǔ)電路16的動(dòng)作為有效。半導(dǎo)體集成電路10的時(shí)鐘生成電路11將在PLL電路111中生成且經(jīng)由時(shí)鐘濾波器112輸出的時(shí)鐘作為時(shí)鐘CLK輸出。另外，半導(dǎo)體試驗(yàn)裝置20在半導(dǎo)體集成電路10的時(shí)鐘CLK交替I次的時(shí)刻，使半導(dǎo)體集成電路10的輸出控制電路14的狀態(tài)變化。
[0107]存儲(chǔ)電路16在時(shí)刻t706，根居從組合電路13(2)輸出的讀寫(xiě)信號(hào)RDWT，在地址信號(hào)ADDRESS所示的存儲(chǔ)電路16的地址AX中存儲(chǔ)數(shù)據(jù)信號(hào)DATA所示的數(shù)據(jù)DX。
[0108]半導(dǎo)體試驗(yàn)裝置20通過(guò)在時(shí)刻t707使半導(dǎo)體集成電路10的地址信號(hào)ADDRESS的狀態(tài)反轉(zhuǎn)，從而使該信號(hào)的狀態(tài)從AX變化到在AX。半導(dǎo)體試驗(yàn)裝置20通過(guò)在時(shí)刻t708使半導(dǎo)體集成電路10的地址信號(hào)ADDRESS的狀態(tài)反轉(zhuǎn)，從而使該信號(hào)的狀態(tài)從在AX變化到AX，并且通過(guò)讀寫(xiě)信號(hào)RDWT從地址信號(hào)ADDRESS所示的存儲(chǔ)電路16的地址AX中讀取存儲(chǔ)在該地址中的數(shù)據(jù)DX，將該讀取的數(shù)據(jù)輸出到組合電路13(3)。半導(dǎo)體試驗(yàn)裝置20在時(shí)刻t709，通過(guò)輸出控制電路12(2)經(jīng)由組合電路13(3)鎖存數(shù)據(jù)DX。
[0109]半導(dǎo)體試驗(yàn)裝置20在時(shí)刻t710將掃描控制信號(hào)SCCNT的狀態(tài)設(shè)定為“I”。這樣，半導(dǎo)體集成電路10通過(guò)使掃描模式為有效，并且使芯片選擇信號(hào)CSEL的狀態(tài)變化為“I”而使存儲(chǔ)電路16的動(dòng)作無(wú)效。由此，半導(dǎo)體集成電路10在時(shí)刻t710以后，基于時(shí)鐘CLK將輸出控制電路12(2)的狀態(tài)輸出到外部。
[0110]如上所述，半導(dǎo)體集成電路10在半導(dǎo)體試驗(yàn)裝置20的控制下，對(duì)存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的寫(xiě)入之后，使地址信號(hào)ADDRESS的狀態(tài)(即邏輯)反轉(zhuǎn)，并且，使地址信號(hào)ADDRESS的狀態(tài)反轉(zhuǎn)，同時(shí)對(duì)存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的讀取。由此，半導(dǎo)體試驗(yàn)裝置20對(duì)存儲(chǔ)電路16進(jìn)行數(shù)據(jù)的寫(xiě)入和讀取動(dòng)作時(shí)，能夠使對(duì)于存儲(chǔ)電路16的地址指定一致，因此能夠檢測(cè)從輸出控制電路14經(jīng)由組合電路13(2)、存儲(chǔ)電路16和組合電路13(3)而到達(dá)輸出控制電路12(2)的路徑的延遲故障。
[0111]上述各實(shí)施方式是用于說(shuō)明本發(fā)明的例示，并不旨在將本發(fā)明僅限定于這些實(shí)施方式。就本發(fā)明而言，只要不脫離其主旨就可以各種方式實(shí)施。
[0112]例如，在本說(shuō)明書(shū)中公開(kāi)的方法中，只要其結(jié)果不產(chǎn)生矛盾，可以將步驟、動(dòng)作或功能并行或按不同的順序?qū)嵤?。所說(shuō)明的步驟、動(dòng)作和功能僅作為示例而提供，在不脫離發(fā)明的主旨的范圍內(nèi)，步驟、動(dòng)作和功能中的幾個(gè)可以省略，另外，可以通過(guò)相互結(jié)合而成為一個(gè)，另外，也可以追加其它步驟、動(dòng)作或功能。
[0113]另外，在本說(shuō)明書(shū)中，雖然公開(kāi)了各種實(shí)施方式，但是，也可以對(duì)一個(gè)實(shí)施方式中的特定的特征(技術(shù)事項(xiàng))進(jìn)行適當(dāng)改進(jìn)，同時(shí)追加到其它實(shí)施方式中，或者與該其它實(shí)施方式中的特定的特征調(diào)換，這樣的方式也包含在本發(fā)明的主旨內(nèi)。
[0114]產(chǎn)業(yè)上的可利用性
[0115]本發(fā)明能夠廣泛用于半導(dǎo)體集成電路領(lǐng)域。
【主權(quán)項(xiàng)】
1.一種試驗(yàn)電路，其特征在于，其為了檢測(cè)半導(dǎo)體集成電路的延遲而設(shè)置在所述半導(dǎo)體集成電路中，所述試驗(yàn)電路具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與所述第一輸出控制電路的后級(jí)連接的第一組合電路以及與所述第一組合電路的后級(jí)連接的存儲(chǔ)電路， 所述試驗(yàn)電路在與所述半導(dǎo)體集成電路連接的試驗(yàn)裝置的控制之下， 對(duì)所述多個(gè)時(shí)序電路中的、經(jīng)由所述第一組合電路到達(dá)所述存儲(chǔ)電路的地址端子的第一時(shí)序電路的輸出進(jìn)行預(yù)定的處理，將處理的結(jié)果輸入到所述第一時(shí)序電路， 在輸入到所述多個(gè)時(shí)序電路和所述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻進(jìn)行所述預(yù)定的處理，根據(jù)處理的結(jié)果，經(jīng)由所述第一組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)到所述存儲(chǔ)電路中， 所述預(yù)定的時(shí)鐘在所述預(yù)定的交替時(shí)刻后進(jìn)行奇數(shù)次交替之后的接下來(lái)的交替時(shí)刻，從所述存儲(chǔ)電路中讀取所述存儲(chǔ)的數(shù)據(jù)作為所述半導(dǎo)體集成電路的延遲故障的檢測(cè)的結(jié)果O2.根據(jù)權(quán)利要求1所述的試驗(yàn)電路，其特征在于，所述多個(gè)時(shí)序電路以串聯(lián)的方式連接， 所述試驗(yàn)電路在將所述預(yù)定的處理的結(jié)果輸入到所述第一時(shí)序電路之前，向最前級(jí)的所述時(shí)序電路輸入預(yù)定的測(cè)試圖案，基于所述預(yù)定的時(shí)鐘使所述測(cè)試圖案從所述最前級(jí)的時(shí)序電路傳遞到最后級(jí)的所述時(shí)序電路。3.根據(jù)權(quán)利要求2所述的試驗(yàn)電路，其特征在于，在向所述最前級(jí)的時(shí)序電路輸入所述預(yù)定的測(cè)試圖案之前，將所述預(yù)定的時(shí)鐘的頻率設(shè)定為第一頻率， 使所述預(yù)定的測(cè)試圖案從所述最前級(jí)的時(shí)序電路傳遞到所述最后級(jí)的時(shí)序電路之后，將所述預(yù)定的時(shí)鐘的頻率設(shè)定為比所述第一頻率高的第二頻率。4.根據(jù)權(quán)利要求1所述的試驗(yàn)電路，其特征在于，所述半導(dǎo)體集成電路還具備與所述存儲(chǔ)電路的后級(jí)連接的第二組合電路以及與所述第二組合電路的后級(jí)連接且包含所述多個(gè)時(shí)序電路的第二輸出控制電路， 所述試驗(yàn)電路基于所述預(yù)定的時(shí)鐘，經(jīng)由所述第二組合電路并利用所述第二輸出控制電路的時(shí)序電路鎖存從所述存儲(chǔ)電路中讀取的數(shù)據(jù)，基于所述預(yù)定的時(shí)鐘使所述第二輸出控制電路的時(shí)序電路鎖存的數(shù)據(jù)傳遞到所述最后級(jí)的時(shí)序電路。5.根據(jù)權(quán)利要求1所述的試驗(yàn)電路，其特征在于，所述預(yù)定的處理是邏輯非處理。6.—種試驗(yàn)方法，其特征在于，在試驗(yàn)裝置的控制下，用于檢測(cè)具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與所述第一輸出控制電路的后級(jí)連接的第一組合電路以及與所述第一組合電路的后級(jí)連接的存儲(chǔ)電路的半導(dǎo)體集成電路的延遲故障，包括: 將對(duì)于所述多個(gè)時(shí)序電路中的、第一時(shí)序電路的輸出的預(yù)定的處理的結(jié)果輸入到所述第一時(shí)序電路； 在輸入到所述多個(gè)時(shí)序電路和所述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻，根據(jù)所述預(yù)定的處理的結(jié)果，經(jīng)由所述第一組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)電路中； 所述預(yù)定的時(shí)鐘在所述預(yù)定的交替時(shí)刻后交替奇數(shù)次后的接下來(lái)的交替時(shí)刻，從所述存儲(chǔ)電路中讀取所述存儲(chǔ)的數(shù)據(jù)；以及 判斷從所述存儲(chǔ)電路中讀取的數(shù)據(jù)是否是表示預(yù)期值的第一狀態(tài)，基于該判斷的結(jié)果進(jìn)行延遲故障的檢測(cè)。7.一種程序，其特征在于，用于檢測(cè)半導(dǎo)體集成電路的延遲故障， 所述半導(dǎo)體集成電路具備包含多個(gè)時(shí)序電路的第一輸出控制電路、與所述第一輸出控制電路的后級(jí)連接的第一組合電路以及與所述第一組合電路的后級(jí)連接的存儲(chǔ)電路，所述程序在試驗(yàn)裝置的控制裝置中實(shí)現(xiàn)如下功能: 將對(duì)于所述多個(gè)時(shí)序電路中的、第一時(shí)序電路的輸出的預(yù)定的處理的結(jié)果輸入到所述第一時(shí)序電路的功能； 在輸入到所述多個(gè)時(shí)序電路和所述存儲(chǔ)電路的預(yù)定的時(shí)鐘的預(yù)定的交替時(shí)刻，根據(jù)所述預(yù)定的處理的結(jié)果，經(jīng)由所述第一組合電路使預(yù)定的數(shù)據(jù)存儲(chǔ)在所述存儲(chǔ)電路中的功會(huì)K; 在所述預(yù)定的時(shí)鐘在所述預(yù)定的交替時(shí)刻后交替奇數(shù)次后的接下來(lái)的交替時(shí)刻，從所述存儲(chǔ)電路中讀取所述存儲(chǔ)的數(shù)據(jù)的功能；以及 判斷從所述存儲(chǔ)電路中讀取的數(shù)據(jù)是否是表示預(yù)期值的第一狀態(tài)，基于該判斷的結(jié)果進(jìn)行延遲故障的檢測(cè)的功能。
【文檔編號(hào)】G01R31/28GK106019119SQ201610176904
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月25日
【發(fā)明人】中村博幸
【申請(qǐng)人】株式會(huì)社巨晶片