風(fēng)電機(jī)組嵌入式電能質(zhì)量在線監(jiān)測(cè)系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及風(fēng)電機(jī)組嵌入式電能質(zhì)量在線監(jiān)測(cè)系統(tǒng)。
【背景技術(shù)】
[0002]由于風(fēng)資源的不穩(wěn)定性及風(fēng)力發(fā)電系統(tǒng)本身的特性，風(fēng)力發(fā)電機(jī)容易產(chǎn)生頻率和電壓變化的電功率，風(fēng)電機(jī)組的輸出功率呈波動(dòng)性，直接影響電網(wǎng)的電能質(zhì)量。國(guó)內(nèi)大多數(shù)測(cè)量?jī)x器對(duì)電能質(zhì)量的各項(xiàng)指標(biāo)的測(cè)量還處于專門(mén)測(cè)量或不定期測(cè)量階段，這些設(shè)備不能滿足電能質(zhì)量長(zhǎng)期穩(wěn)定測(cè)量的要求，這些儀器適用于公共電網(wǎng)電能質(zhì)量的連續(xù)監(jiān)測(cè)和多點(diǎn)監(jiān)測(cè)組成區(qū)域電能質(zhì)量監(jiān)測(cè)網(wǎng)，可測(cè)量電能質(zhì)量各個(gè)參數(shù)，可以進(jìn)行諧波分析、功率分析和故障濾波等功能，且只能進(jìn)行固定監(jiān)測(cè)點(diǎn)測(cè)量，現(xiàn)場(chǎng)分析無(wú)法把握長(zhǎng)期運(yùn)行的情況。
[0003]因此，需要提供一種新的技術(shù)方案來(lái)解決上述問(wèn)題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明需要解決的技術(shù)問(wèn)題是提供一種風(fēng)電機(jī)組嵌入式電能質(zhì)量在線監(jiān)測(cè)系統(tǒng)。為了滿足電能質(zhì)量監(jiān)測(cè)高速、高精度、實(shí)時(shí)性和連續(xù)性等性能指標(biāo)。
[0005]為解決本發(fā)明的技術(shù)問(wèn)題，本發(fā)明采用的技術(shù)方案是:
[0006]風(fēng)電機(jī)組嵌入式電能質(zhì)量在線監(jiān)測(cè)系統(tǒng)，它包括電源模塊、電壓電流取樣模塊、CPU結(jié)構(gòu)模塊、存儲(chǔ)顯示及通訊接口模塊和系統(tǒng)軟件；
[0007]所述電壓電流取樣模塊包括三相輸入電壓、電壓互感器、三相輸入電流、電流互感器和16位A/D采樣電路，所述三相輸入電壓通過(guò)電壓互感器轉(zhuǎn)換為交流電壓信號(hào)，所述三相輸入電流通過(guò)電流互感器轉(zhuǎn)換為交流電壓信號(hào)，兩次交流電壓信號(hào)均供三路16位A/D通道采集數(shù)據(jù)；
[0008]所述CPU結(jié)構(gòu)模塊包括DSP控制器、嵌入式ARM控制器、可編程控制器FPGA電路和雙口 RAM電路，所述可編程控制器FPGA電路控制采集A/D通道的數(shù)據(jù)，送DSP控制器、雙口 RAM電路進(jìn)行計(jì)算分析及處理，所述雙口 RAM電路與嵌入式ARM控制器連接，所述嵌入式ARM控制器用于數(shù)據(jù)存貯及多種通訊方式處理，所述嵌入式ARM控制器與數(shù)據(jù)管理終端交互數(shù)據(jù)；
[0009]所述存儲(chǔ)顯示及通訊接口模塊包括矩陣鍵盤(pán)液晶顯示、Flash存貯器、掉電保護(hù)超限報(bào)警、脈沖輸入/輸出和數(shù)據(jù)管理終端，所述嵌入式ARM控制器將數(shù)據(jù)存貯在Flash存貯器中，并通過(guò)矩陣鍵盤(pán)液晶顯示再顯示，所述嵌入式ARM控制器配置了以太網(wǎng)及RS485通訊接口，與數(shù)據(jù)管理終端交互數(shù)據(jù)，所述嵌入式ARM控制器控制掉電保護(hù)超限報(bào)警和脈沖輸入/輸出。
[0010]所述電源模塊的電壓輸入值為AC220V±10%，電壓輸出值為DC+12V、DC-12V、DC+5V。
[0011]所述系統(tǒng)軟件包括A/D采樣程序、液晶顯示程序、鍵盤(pán)掃描程序、閃變測(cè)量程序和參數(shù)設(shè)置程序。
[0012]所述A/D采樣程序是將A/D初始化，清除原來(lái)的數(shù)據(jù)，然后啟動(dòng)A/D采樣，調(diào)用采樣值，計(jì)數(shù)值加1，把計(jì)數(shù)值與255比較，看是否比255大，最后通過(guò)計(jì)算公式算出有效值。
[0013]所述鍵盤(pán)掃描程序是當(dāng)沒(méi)有鍵閉合時(shí)對(duì)應(yīng)接口為高電平，返回；當(dāng)有鍵閉合時(shí)，延時(shí)去抖動(dòng)，然后掃描鍵盤(pán)找到閉合鍵，計(jì)算鍵值，再閉合鍵釋放，再建立有效標(biāo)志，若找不到閉合鍵，返回。
[0014]本發(fā)明為了滿足電能質(zhì)量監(jiān)測(cè)高速、高精度、實(shí)時(shí)性和連續(xù)性等性能指標(biāo)，設(shè)計(jì)了嵌入式DSP與ARM的雙CPU結(jié)構(gòu)的風(fēng)力機(jī)組電能質(zhì)量監(jiān)測(cè)系統(tǒng)。采用DSP對(duì)模擬信號(hào)的采集和處理，ARM負(fù)責(zé)通信和數(shù)據(jù)存儲(chǔ)控制整系統(tǒng)的運(yùn)作，F(xiàn)PGA完成同步設(shè)計(jì)、地址譯碼等工作，選配以太網(wǎng)或RS485接口通訊方式與遠(yuǎn)方控制中心通信，依據(jù)電能質(zhì)量的參數(shù)算法對(duì)電能質(zhì)量進(jìn)行監(jiān)測(cè)，得出了不同條件下電能質(zhì)量的測(cè)試波形、數(shù)據(jù)分析及電壓、頻率偏差、閃變以及電壓諧波含有率等。通過(guò)樣機(jī)安裝在風(fēng)電場(chǎng)使用，運(yùn)行可靠，取得了較好的效果，有較高的推廣價(jià)值。
【附圖說(shuō)明】
[0015]圖1為本發(fā)明的原理框圖。
[0016]圖1a為本發(fā)明的電壓電流取樣模塊電路圖。
[0017]圖1b為本發(fā)明的嵌入式ARM控制器部分接口電路。
[0018]圖1c為本發(fā)明的DSP控制器電路圖。
[0019]圖2為本發(fā)明的系統(tǒng)軟件流程圖。
[0020]圖3為本發(fā)明的A/D采樣程序流程圖。
[0021]圖4為本發(fā)明的鍵盤(pán)掃描程序流程圖。
[0022]其中，1、電壓互感器，2、電流互感器，3、16位A/D采樣電路，4、DSP控制器，5、嵌入式ARM控制器，6、可編程控制器FPGA電路，7、雙口 RAM電路，8、矩陣鍵盤(pán)液晶顯示，9、Flash存貯器，10、掉電保護(hù)超限報(bào)警，11、脈沖輸入/輸出，12、數(shù)據(jù)管理終端。
【具體實(shí)施方式】
[0023]下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。以下實(shí)施例僅用于說(shuō)明本發(fā)明，不用來(lái)限制本發(fā)明的保護(hù)范圍。
[0024]如圖1所示，風(fēng)電機(jī)組嵌入式電能質(zhì)量在線監(jiān)測(cè)系統(tǒng)，它包括電源模塊、電壓電流取樣模塊、CPU結(jié)構(gòu)模塊、存儲(chǔ)顯示及通訊接口模塊和系統(tǒng)軟件；
[0025]參考圖la，電壓電流取樣模塊包括三相輸入電壓、電壓互感器1、三相輸入電流、電流互感器2和16位A/D采樣電路3，三相輸入電壓Ua、Ub、Uc通過(guò)電壓互感器I轉(zhuǎn)換為交流電壓信號(hào)，三相輸入電流la、lb、Ic通過(guò)電流互感器2轉(zhuǎn)換為交流電壓信號(hào)，兩次交流電壓信號(hào)均供三路16位A/D通道(16位A/D采樣電路3)采集數(shù)據(jù)；數(shù)據(jù)采集采用16位的并行ADS7805 A/D設(shè)計(jì)，基本配置為3*3相電壓3*3相電流，通道完全同步采樣，精度更高、速度更快。采集頻率256點(diǎn)/通道X周波，測(cè)量精度為基波電壓測(cè)量精度0.2%，基波電流測(cè)量精度0.2級(jí)。采集器根據(jù)外部情況采集到外部三相電壓和三相電流，然后利用模數(shù)轉(zhuǎn)換把模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，再傳入系統(tǒng)內(nèi)部。ADS7805P有多種工作參數(shù)編程設(shè)置，根據(jù)系統(tǒng)要求，設(shè)置如下:
[0026](I)采用6.5538M晶振，則芯片的外部時(shí)鐘信號(hào)MCLK頻率為6.5538M，設(shè)置內(nèi)部時(shí)鐘DMCLK等于MCLK，盡可能的提高采樣頻率；
[0027](2)系統(tǒng)要求每周波采樣256點(diǎn)，則實(shí)際采樣頻率為6.5kHz，即設(shè)置采樣頻率為1/2048 ；
[0028](3) DSP與A D串行通信速率不可過(guò)高或過(guò)低:過(guò)高容易導(dǎo)致傳輸受噪聲干擾，過(guò)低又可能會(huì)減少DSP處理采樣數(shù)據(jù)的時(shí)間，選擇SCLK為DMCLK的一半。
[0029]CPU結(jié)構(gòu)模塊包括DSP控制器4、嵌入式A