一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型設(shè)及雷達信號處理領(lǐng)域，具體設(shè)及一種用于船舶導(dǎo)航雷達的數(shù)字信號 處理機。
【背景技術(shù)】
[0002] 雷達信號處理機是雷達系統(tǒng)的重要組成部分，主要完成對雷達接收機輸出的視頻 信號進行采樣、處理和傳輸?shù)墓δ堋Ｔ缙诘睦走_使用模擬電路對信號進行處理，不僅結(jié)構(gòu)復(fù) 雜，而且電路本身也極易收到干擾。隨著數(shù)字技術(shù)的發(fā)展，雷達信號處理轉(zhuǎn)由數(shù)字電路實 現(xiàn)。由于雷達的使用環(huán)境和用途不盡相同，雷達信號處理機的結(jié)構(gòu)和所要完成的功能也隨 之不同。船舶導(dǎo)航雷達作為雷達在航海技術(shù)中的一種應(yīng)用，能夠給航行中的船只提供導(dǎo)航、 避撞等功能，但目前國內(nèi)使用的船舶導(dǎo)航雷達多為國外產(chǎn)品，由于國外長期封鎖相關(guān)技術(shù) 導(dǎo)致國產(chǎn)產(chǎn)品發(fā)展緩慢，因此研究應(yīng)用于船舶導(dǎo)航雷達的專用數(shù)字信號處理機對推進國產(chǎn) 船舶導(dǎo)航雷達發(fā)展具有非常重要的意義。
[0003] 傳統(tǒng)的雷達數(shù)字信號處理機采用DSP實現(xiàn)，該種技術(shù)比較成熟，如文獻"基于 ADSP_TS101巧片的雷達信號處理機設(shè)計"中采用3片DSP巧片作為雷達信號處理機的核 屯、，完成數(shù)字脈壓、動目標(biāo)檢測等信號處理功能化及控制整個雷達系統(tǒng)的運行。但DSP指令 更適合實現(xiàn)算法而不是邏輯控制，其外部接口的通用性較差，對雷達系統(tǒng)的控制顯得不夠 靈活。大連海事大學(xué)李波設(shè)計了一種基于FPGA的船舶雷達數(shù)字信號處理機，其所有功能由 FPGA實現(xiàn)，雖然FPGA擁有DSP無法比擬的邏輯控制能力，但是FPGA在算法實現(xiàn)上的復(fù)雜度 比一般處理器要高，而且實現(xiàn)復(fù)雜算法時對片內(nèi)資源的要求也高，需要中高端的FPGA巧片 才能夠?qū)崿F(xiàn)，該樣就使得開發(fā)周期長，成本高，不利于實現(xiàn)工程化。
[0004] 此外，現(xiàn)有的船舶導(dǎo)航雷達數(shù)字信號處理機被設(shè)計在雷達的下單元（包括信號處 理機及顯示終端），接收來自雷達上單元（包括雷達發(fā)射機、接收機、天線）輸出的視頻信號 進行處理，由于船舶雷達特殊的使用環(huán)境，雷達上單元與下單元往往相距在十米W上，該種 設(shè)計方法就需要對模擬信號進行傳輸，不可避免的造成信號衰減W及受到各種干擾影響。 【實用新型內(nèi)容】
[0005] 本實用新型的技術(shù)目的在于克服上述問題，提供一種用于船舶導(dǎo)航雷達的數(shù)字信 號處理機，實現(xiàn)對船舶導(dǎo)航雷達的系統(tǒng)控制和信號處理的功能，并針對現(xiàn)有的船舶導(dǎo)航雷 達信號處理方法進行改進，W達到更好的效果，同時實現(xiàn)數(shù)字信號處理機與雷達上單元相 結(jié)合，克服傳統(tǒng)的船舶導(dǎo)航雷達視頻信號從上單元至下單元傳輸過程中造成的信號衰減及 干擾問題。
[0006] 為了實現(xiàn)上述目的，本實用新型所采用的技術(shù)方案為：一種用于船舶導(dǎo)航雷達的 數(shù)字信號處理機，其特征在于，包括A/D采樣器、同步動態(tài)隨機存儲器SDRAM1、靜態(tài)隨機 存儲器SRAM、非易失性存儲器FLA甜、W太網(wǎng)接口、可編程邏輯器件FPGA、數(shù)字信號處理器 DSP、W太網(wǎng)控制器、擴展接口和同步動態(tài)隨機存儲器SDRAM2;A/D采樣器的數(shù)字信號輸出 端和采樣時鐘輸入端分別與可編程邏輯器件FPGA的數(shù)據(jù)端及時鐘輸出端相連，同步動態(tài) 隨機存儲器SDRAM1的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址端相 連；靜態(tài)隨機存儲器SRAM的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址 端相連，W太網(wǎng)控制器的數(shù)據(jù)端和控制端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和控制端 相連；W太網(wǎng)接口與W太網(wǎng)控制器的輸出端相連，擴展接口與可編程邏輯器件FPGA的GPIO 接口相連；非易失性存儲器FLA甜的數(shù)據(jù)端和地址端分別與數(shù)字信號處理器DSP的數(shù)據(jù)端 和地址端相連，同步動態(tài)隨機存儲器SDRAM2的數(shù)據(jù)端和地址端分別與數(shù)字信號處理器DSP 的數(shù)據(jù)端和地址端相連；可編程邏輯器件FPGA與數(shù)字信號處理器DSP通過DSP的EMIF總 線接口相連。
[0007] 所述的A/D采樣器對船舶導(dǎo)航雷達接收機輸出的雷達回波視頻信號采樣轉(zhuǎn)換為 數(shù)字信號；所述的數(shù)字信號處理機緊靠船舶導(dǎo)航雷達接收機，采用W太網(wǎng)傳輸方式將數(shù)據(jù) 傳輸至雷達下單元的顯示終端。
[000引所述的W太網(wǎng)控制器用于W太網(wǎng)通信的驅(qū)動，包括數(shù)據(jù)的打包和解壓；所述的W太網(wǎng)接口用作數(shù)字信號處理機與顯示終端的通信接口。
[0009] 所述的可編程邏輯器件FPGA用于對船舶雷達系統(tǒng)的邏輯和時序控制、信號采 集、傳輸化及信號預(yù)處理；數(shù)字信號處理器DSP通過其自帶的EMIF接口與存儲器SDRAM2、 FLA甜W及FPGA相連（用于雷達信號的處理，所述的雷達信號為經(jīng)過FPGA預(yù)處理后輸出的 信號）。
[0010] 所述的同步動態(tài)隨機存儲器SDRAM1用于存儲處理好的雷達回波數(shù)據(jù)存儲；所述 的靜態(tài)隨機存儲器SRAM用于存儲A/D采樣器輸出的數(shù)據(jù)，并與FPGA內(nèi)部的FIFO模塊實現(xiàn) 數(shù)據(jù)傳輸時的兵鳥操作；所述的同步動態(tài)隨機存儲器SDRAM2用于存儲待處理的雷達回波 數(shù)據(jù)；所述的非易失性存儲器FLA甜用于存儲DSP運行的用戶程序代碼。
[0011] 所述的A/D采樣器由SMA射頻接頭、射頻傳輸變壓器、AD巧片構(gòu)成；視頻信號經(jīng)過 SMA射頻接頭進入射頻傳輸變壓器的輸入端，經(jīng)過變壓器轉(zhuǎn)換后輸出差分信號，AD巧片的 時鐘信號由可編程邏輯器件FPGA內(nèi)部的時鐘模塊提供，在FPGA的時鐘輸出端與AD巧片的 時鐘輸入端之間加入射頻變壓器（將時鐘信號轉(zhuǎn)化為差分信號）；AD巧片的數(shù)據(jù)端與FPGA 相連。
[0012] 一種用于船舶導(dǎo)航雷達的數(shù)字信號處理方法，其特征在于，包括如下步驟：
[0013] (1)首先對目標(biāo)方位角度進行計算，然后進行自動噪聲口限處理；
[0014] (2)判斷是否需要進行同頻干擾抑制處理，如需要則進行同頻干擾抑制步驟，否則 進入步驟（3);
[0015] (3)判斷是否需要海雜波抑制處理，如需要則進行海雜波抑制步驟，否則結(jié)束。
[0016] 前述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理方法，還包括如下步驟：
[0017] (4)判斷是否需要雨雪雜波抑制處理，如需要則進行雨雪雜波抑制處理，否則進入 步驟妨；
[001引 妨判斷是否需要尾跡顯示，如需要則進行尾跡顯示，否則結(jié)束。其中步驟（4)和 步驟（5)為現(xiàn)有技術(shù)，本實用新型不作詳細(xì)描述。
[0019] 步驟（1)的對目標(biāo)方位角度計算的具體過程如下；通過擴展接口連接船首檢測傳 感器輸出端，每當(dāng)天線轉(zhuǎn)動至船首位置時，傳感器反饋一個信號輸入至可編程邏輯器FPGA， 代表一圈掃描開始；設(shè)定天線掃描速度為L。，發(fā)射信號的脈沖周期為Tt，那么每一個目標(biāo) 所處的方位角運
【主權(quán)項】
1. 一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，包括A/D采樣器、同步動 態(tài)隨機存儲器SDRAMl、靜態(tài)隨機存儲器SRAM、非易失性存儲器FLASH、以太網(wǎng)接口、可編 程邏輯器件FPGA、數(shù)字信號處理器DSP、以太網(wǎng)控制器、擴展接口和同步動態(tài)隨機存儲器 SDRAM2 ; A/D采樣器的數(shù)字信號輸出端和采樣時鐘輸入端分別與可編程邏輯器件FPGA的 數(shù)據(jù)端及時鐘輸出端相連，同步動態(tài)隨機存儲器SDRAMl的數(shù)據(jù)端和地址端分別與可編程 邏輯器件FPGA的數(shù)據(jù)端和地址端相連；靜態(tài)隨機存儲器SRAM的數(shù)據(jù)端和地址端分別與可 編程邏輯器件FPGA的數(shù)據(jù)端和地址端相連，以太網(wǎng)控制器的數(shù)據(jù)端和控制端分別與可編 程邏輯器件FPGA的數(shù)據(jù)端和控制端相連；以太網(wǎng)接口與以太網(wǎng)控制器的輸出端相連，擴展 接口與可編程邏輯器件FPGA的GPIO接口相連；非易失性存儲器FLASH的數(shù)據(jù)端和地址端 分別與數(shù)字信號處理器DSP的數(shù)據(jù)端和地址端相連，同步動態(tài)隨機存儲器SDRAM2的數(shù)據(jù)端 和地址端分別與數(shù)字信號處理器DSP的數(shù)據(jù)端和地址端相連；可編程邏輯器件FPGA與數(shù)字 信號處理器DSP通過DSP的EMIF總線接口相連。
2. 根據(jù)權(quán)利要求1所述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，所 述的A/D采樣器對船舶導(dǎo)航雷達接收機輸出的雷達回波視頻信號采樣轉(zhuǎn)換為數(shù)字信號；所 述的數(shù)字信號處理機緊靠船舶導(dǎo)航雷達接收機，采用以太網(wǎng)傳輸方式將數(shù)據(jù)傳輸至雷達下 單元的顯示終端。
3. 根據(jù)權(quán)利要求2所述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，所 述的以太網(wǎng)控制器用于以太網(wǎng)通信的驅(qū)動，包括數(shù)據(jù)的打包和解壓；所述的以太網(wǎng)接口用 作數(shù)字信號處理機與顯示終端的通信接口。
4. 根據(jù)權(quán)利要求1所述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，所 述的可編程邏輯器件FPGA用于對船舶雷達系統(tǒng)的邏輯和時序控制、信號采集、傳輸以及信 號預(yù)處理；數(shù)字信號處理器DSP通過其自帶的EMIF接口與存儲器SDRAM2、FLASH以及FPGA 相連，用于雷達信號的處理。
5. 根據(jù)權(quán)利要求1所述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，所 述的同步動態(tài)隨機存儲器SDRAMl用于存儲處理好的雷達回波數(shù)據(jù)存儲；所述的靜態(tài)隨機 存儲器SRAM用于存儲A/D采樣器輸出的數(shù)據(jù)，并與FPGA內(nèi)部的FIFO模塊實現(xiàn)數(shù)據(jù)傳輸時 的乒乓操作；所述的同步動態(tài)隨機存儲器SDRAM2用于存儲待處理的雷達回波數(shù)據(jù)；所述的 非易失性存儲器FLASH用于存儲DSP運行的用戶程序代碼。
6. 根據(jù)權(quán)利要求1所述的一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，其特征在于，所 述的A/D采樣器由SMA射頻接頭、射頻傳輸變壓器、AD芯片構(gòu)成；視頻信號經(jīng)過SMA射頻接 頭進入射頻傳輸變壓器的輸入端，經(jīng)過變壓器轉(zhuǎn)換后輸出差分信號，AD芯片的時鐘信號由 可編程邏輯器件FPGA內(nèi)部的時鐘模塊提供，在FPGA的時鐘輸出端與AD芯片的時鐘輸入端 之間加入射頻變壓器，所述的射頻變壓器將時鐘信號轉(zhuǎn)化為差分信號；AD芯片的數(shù)據(jù)端與 FPGA相連。
【專利摘要】本實用新型涉及雷達信號處理領(lǐng)域，具體涉及一種用于船舶導(dǎo)航雷達的數(shù)字信號處理機，采取“FPGA+DSP”的結(jié)構(gòu)形式，充分發(fā)揮FPGA強大的邏輯控制能力和DSP高速信號處理能力的特點，與傳統(tǒng)船舶導(dǎo)航雷達數(shù)字信號處理機相比處理能力更強、存儲容量更大、接口更加靈活、具有可擴展性；增加了以太網(wǎng)通信功能，通過以太網(wǎng)通信的方式可以使雷達數(shù)字信號處理機移至船舶雷達的上單元，處理完成后的雷達回波數(shù)據(jù)最終通過以太網(wǎng)傳輸至雷達下單元的顯示終端，有效避免了傳統(tǒng)船舶雷達信號處理機在長距離下接收視頻信號時出現(xiàn)的信號衰減和干擾問題；針對現(xiàn)有的船舶導(dǎo)航雷達數(shù)字信號處理方法進行改進，抗干擾和雜波抑制能力更強，信號處理效果更好。
【IPC分類】G01S7-35
【公開號】CN204613395
【申請?zhí)枴緾N201520240217
【發(fā)明人】葛俊祥, 唐偉偉, 姜慶剛, 陸海林
【申請人】南京信息工程大學(xué)
【公開日】2015年9月2日
【申請日】2015年4月20日