基于fpga的高速真有效值檢波系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及電子技術(shù)領(lǐng)域，由其涉及一種基于FPGA的高速真有效值檢波系統(tǒng)。
【背景技術(shù)】
[0002]電子系統(tǒng)和電力系統(tǒng)以及工業(yè)企業(yè)配電系統(tǒng)的電參數(shù)測量中，真有效值是一種最重要、最常用的電參數(shù)。任何有關(guān)于功率的測量，都離不開電流電壓的有效值檢測，而測量有效值通常依靠峰值測量或者整流平均值測量或者使用集成芯片進(jìn)行有效值檢波，如AD536，AD637等來實現(xiàn)。但當(dāng)待測信號中即有直流也存在復(fù)雜的交流成分或諧波時，僅僅采用峰值測量或者整流平均值檢波，這類測量就會產(chǎn)生較大的誤差，甚至不能繼續(xù)工作。逐步積分法可以完成對任意波形的真有效值檢測，很多集成芯片均采用逐步積分法對信號有效值進(jìn)行測量，但其受溫度影響大，電路中必須對溫度補(bǔ)償，穩(wěn)定性差，且工作效率較低，基本上每秒只能進(jìn)行低于10次的測量。顯然，在系統(tǒng)需要快速測量進(jìn)行后續(xù)工作時，這類芯片往往存在著致命的缺陷。因此，需要一種線性范圍較寬，精度高，響應(yīng)快，可廣泛應(yīng)用的真有效值檢波系統(tǒng)。
【實用新型內(nèi)容】
[0003]為了克服現(xiàn)有真有效值檢波測量受到待測信號限制、響應(yīng)慢以及線性范圍的缺點，本實用新型提出了一種基于FPGA的高速真有效值檢波系統(tǒng)。
[0004]本實用新型所采用的技術(shù)方案是:一種基于FPGA的高速真有效值檢波系統(tǒng)，包括依次連接的信號放大器、A/D轉(zhuǎn)換器、FPGA模塊和控制模塊。
[0005]進(jìn)一步的，所述的FPGA模塊包括中值濾波單元、絕對值單元、時間計權(quán)單元和平方和單元；所述的中值濾波單元、絕對值單元和時間計權(quán)單元依次連接，所述的平方和單元和絕對值單元連接。
[0006]進(jìn)一步的，所述的控制模塊包括依次連接的均方根單元和顯示單元。
[0007]本實用新型的有益效果是:一種基于FPGA的高速真有效值檢波系統(tǒng)利用A/D轉(zhuǎn)換器與FPGA結(jié)合，對待測信號進(jìn)行逐步積分；為了降低噪聲對測量影響，該檢波器還引入了信號的中值濾波，在很大程度上提高了測量精度。本實用新型可以在待測信號的一周期，完成對信號的真有效值測量，同時具有線性范圍寬、精度高，穩(wěn)定性好，靈活性強(qiáng)等優(yōu)點。
【附圖說明】
[0008]圖1是本實用新型的數(shù)字真有效值檢波原理圖。
【具體實施方式】
[0009]下面詳細(xì)描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，下面通過參考附圖描述的實施例是示例性的，僅用于解釋本實用新型，而不能解釋為對本實用新型的限制O
[0010]一種基于FPGA的高速真有效值檢波系統(tǒng)，包括依次連接的信號放大器、A/D轉(zhuǎn)換器、FPGA模塊和控制模塊。
[0011]所述的FPGA模塊包括中值濾波單元、絕對值單元、時間計權(quán)單元和平方和單元；所述的中值濾波單元、絕對值單元和時間計權(quán)單元依次連接，所述的平方和單元和絕對值單元連接。
[0012]所述的控制模塊包括依次連接的均方根單元和顯示單元。
[0013]如圖1，信號先經(jīng)過信號放大器，將待測信號放大后，進(jìn)入AD轉(zhuǎn)換器將模擬量轉(zhuǎn)化為數(shù)字量進(jìn)入FPGA模塊，F(xiàn)PGA模塊中的中值濾波單元將信號中值濾波，去除噪聲后，同時在時間計權(quán)單元中對其進(jìn)行時間計權(quán)，在絕對值單元求待測信號的絕對值以保證接下來對信號求平方和計算的正確性，經(jīng)過平方和單元求得平方和，輸出到控制模塊的均方根單元求均方根，并由顯示單元顯示。
[0014]信號通過A/D轉(zhuǎn)換為數(shù)字信號進(jìn)入FPGA的中值濾波單元，中值濾波單元具有兩個數(shù)據(jù)隊列，一個保持先進(jìn)先出原則，把數(shù)據(jù)按照時間進(jìn)行排序，保證每一位數(shù)據(jù)都能實時的參與中值篩選，提高數(shù)據(jù)的正確性。另一個用于數(shù)據(jù)的排序，從而選取中值輸出到求絕對值單元。時間計權(quán)單元進(jìn)行時間計權(quán)，在已知信號頻率的情況下，根據(jù)實際需求設(shè)置采樣點數(shù)并用直接數(shù)字式頻率合成器DDS產(chǎn)生采樣時鐘，進(jìn)行時間計權(quán)，保證控制模塊對信號的整個周期進(jìn)行逐步積分，最終FPGA模塊將平方和結(jié)果和所設(shè)置的采樣點數(shù)輸出到控制模塊進(jìn)行處理。
[0015]在待測信號頻率未知的情況下，估計待測信號的最大可能頻率，根據(jù)實際需要采集的信號點數(shù)得到信號的采樣時鐘。在信號經(jīng)過中值濾波單元中值濾波后，采樣時鐘作為求絕對值和平方和計算的工作時鐘，具有絕對值單元、平方和單元的功能，最終將平方和結(jié)果輸出到控制模塊中。采樣點數(shù)在每次采樣時鐘的上升沿加一，判斷信號為一個完整周期的依據(jù)為信號是否過零點，在正向(由負(fù)到正)過零點時采樣點數(shù)輸出到控制模塊中后重新在FPGA模塊中置零，實現(xiàn)時間計權(quán)單元的時間計權(quán)。
[0016]本實用新型具體控制實現(xiàn)為現(xiàn)有技術(shù)，本實用新型僅提供裝置結(jié)構(gòu)設(shè)計技術(shù)方案。
【主權(quán)項】
1.一種基于FPGA的高速真有效值檢波系統(tǒng)，其特征在于:包括依次連接的信號放大器、A/D轉(zhuǎn)換器、FPGA模塊和控制模塊；所述的FPGA模塊包括中值濾波單元、絕對值單元、時間計權(quán)單元和平方和單元；所述的中值濾波單元、絕對值單元和時間計權(quán)單元依次連接，所述的平方和單元和絕對值單元連接。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速真有效值檢波系統(tǒng)，其特征在于:所述的控制模塊包括依次連接的均方根單元和顯示單元。
【專利摘要】本實用新型公開了一種基于FPGA的高速真有效值檢波系統(tǒng)，包括依次連接的信號放大器、A/D轉(zhuǎn)換器、FPGA模塊和控制模塊；本實用新型利用A/D轉(zhuǎn)換器與FPGA模塊結(jié)合，對待測信號進(jìn)行逐步積分；為了降低噪聲對測量影響，該檢波器還引入了信號的中值濾波，在很大程度上提高了測量精度；本實用新型可以在待測信號的一周期，完成對信號的真有效值測量，同時具有線性范圍寬、精度高，穩(wěn)定性好，靈活性強(qiáng)等優(yōu)點。
【IPC分類】G01R19/02
【公開號】CN204649825
【申請?zhí)枴緾N201520331275
【發(fā)明人】趙久瑞, 曹建發(fā), 王帥, 張望先
【申請人】武漢大學(xué)
【公開日】2015年9月16日
【申請日】2015年5月21日