一種能夠利用上位機(jī)進(jìn)行測(cè)量控制的cpld數(shù)字頻率計(jì)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種數(shù)字頻率計(jì)，具體是一種采用CPLD控制器進(jìn)行頻率計(jì)數(shù)，并且能夠利用上位機(jī)進(jìn)行測(cè)量控制的頻率計(jì)，屬于測(cè)控技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]在電子工程、資源勘探、儀器儀表等相關(guān)應(yīng)用中，頻率測(cè)量使用非常普遍，數(shù)字頻率計(jì)也是工程技術(shù)人員必不可少的測(cè)量工具。
[0003]現(xiàn)有技術(shù)中數(shù)字頻率計(jì)的設(shè)計(jì)通常存在兩種不同的硬件架構(gòu):以單片機(jī)為核心芯片進(jìn)行測(cè)量，或者以可編程邏輯器件為核心進(jìn)行測(cè)量。以為單片機(jī)為核心進(jìn)行測(cè)量，由于單片機(jī)在邏輯運(yùn)算、智能控制方面，具有較好的特性，因此系統(tǒng)軟硬件設(shè)計(jì)都較簡(jiǎn)單，調(diào)試容易，但是由于單片機(jī)工作可靠性低，某些情況下瞬間的復(fù)位也會(huì)造成嚴(yán)重后果，因此系統(tǒng)測(cè)量穩(wěn)定性不尚，測(cè)量精度的提尚受限。
[0004]目前，采用較多的方案還是以可編程邏輯器件，也就是CPLD或者FPGA為控制核心實(shí)現(xiàn)測(cè)量，這種方式雖然系統(tǒng)工作穩(wěn)定性高，測(cè)量精度高，但是采用CPLD進(jìn)行測(cè)控也存在弊端:主要是CPLD在智能控制方面不夠靈活，這就導(dǎo)致CPLD內(nèi)部邏輯設(shè)計(jì)復(fù)雜度高，除了需要設(shè)計(jì)常規(guī)的計(jì)數(shù)單元外還需要設(shè)計(jì)測(cè)頻控制模塊，鎖存器，顯示譯碼等模塊，特別是對(duì)測(cè)頻控制模塊的設(shè)計(jì)要求較高，因此增大了設(shè)計(jì)難度。
[0005]再者，數(shù)字頻率計(jì)的測(cè)量原理通常分為兩種:測(cè)頻法和測(cè)周期法。
[0006]測(cè)頻法就是在確定的閘門時(shí)間Tg內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)(或脈沖個(gè)數(shù))Nx，則被測(cè)信號(hào)的頻率為:fx = Nx/Tg。測(cè)周期法需要有標(biāo)準(zhǔn)信號(hào)的頻率fs，在待測(cè)信號(hào)的一個(gè)周期Tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)Ns，則被測(cè)信號(hào)的頻率為:fx = fs/Ns。這兩種方法的計(jì)數(shù)值會(huì)產(chǎn)生土 I個(gè)字誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx或Ns有關(guān)。
[0007]為了保證測(cè)試精度，一般對(duì)于低頻信號(hào)采用測(cè)周期法，對(duì)于高頻信號(hào)采用測(cè)頻法。這就造成測(cè)量范圍受限，無(wú)論基于哪種原理進(jìn)行設(shè)計(jì)所得的頻率計(jì)應(yīng)用范圍都將受限，設(shè)備通用性差。
[0008]此外，現(xiàn)有技術(shù)中的數(shù)字頻率計(jì)測(cè)量參數(shù)的設(shè)置和測(cè)量結(jié)果的顯示在應(yīng)用靈活量與便利性上尚有較大欠缺，這主要體現(xiàn)在普遍是依賴與單片機(jī)或者CPLD直接通信的獨(dú)立按鍵輸入，測(cè)量結(jié)果的顯示也是依賴LCD顯示屏完成，測(cè)量結(jié)果也不能方便的進(jìn)行存儲(chǔ)分析，這對(duì)于測(cè)量次數(shù)較多的頻率測(cè)量來(lái)說(shuō)測(cè)量效率和操作靈活性都不高。
【實(shí)用新型內(nèi)容】
[0009]針對(duì)現(xiàn)有技術(shù)存在的上述不足，本實(shí)用新型的目的是:怎樣提供一種系統(tǒng)工作穩(wěn)定性強(qiáng)，測(cè)量精度高，調(diào)試容易，可測(cè)頻率范圍寬，并且測(cè)量效率高，操作靈活的基于頻率測(cè)量法的CPLD頻率計(jì)。
[0010]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下的技術(shù)方案。
[0011]一種能夠利用上位機(jī)進(jìn)行測(cè)量控制的CPLD數(shù)字頻率計(jì)，其特征在于:包括單片機(jī)，第一 CPLD控制器和第二 CPLD控制器；
[0012]所述單片機(jī)通過(guò)SPI串行通信接口與第一 CPLD控制器實(shí)現(xiàn)電連接，連接線記為:第一從設(shè)備數(shù)據(jù)輸入線SDII，第一從設(shè)備數(shù)據(jù)輸出線SDOl，第一時(shí)鐘信號(hào)線SCLKl，第一從設(shè)備使能信號(hào)線CSl ;
[0013]所述單片機(jī)通過(guò)SPI串行通信接口與第二 CPLD控制器實(shí)現(xiàn)電連接，連接線記為:第二從設(shè)備數(shù)據(jù)輸入線SDI2，第二從設(shè)備數(shù)據(jù)輸出線SD02，第二時(shí)鐘信號(hào)線SCLK2，第二從設(shè)備使能信號(hào)線CS2 ;
[0014]所述單片機(jī)通過(guò)串口與計(jì)算機(jī)相連接；
[0015]所述第一 CPLD控制器包括第一可控計(jì)數(shù)器單元和第一并串轉(zhuǎn)換單元，所述第一可控計(jì)數(shù)器單元具有計(jì)數(shù)使能端，計(jì)數(shù)時(shí)鐘端和計(jì)數(shù)輸出端，所述第一可控計(jì)數(shù)器單元的計(jì)數(shù)使能端與所述第一從設(shè)備數(shù)據(jù)輸入線SDIl相連接，所述第一可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端為第一被測(cè)信號(hào)輸入端，所述第一可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與第一并串轉(zhuǎn)換單元的輸入端相連接，第一并串轉(zhuǎn)換單元的輸出端與第一從設(shè)備數(shù)據(jù)輸出線SDOl相連接；
[0016]所述第二 CPLD控制器包括第二可控計(jì)數(shù)器單元，可控分頻單元，第二并串轉(zhuǎn)換單元和串并轉(zhuǎn)換單元，所述第二可控計(jì)數(shù)器單元的計(jì)數(shù)使能端為第二被測(cè)信號(hào)輸入端，所述第二可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端與可控分頻單元的信號(hào)輸出端相連接，可控分頻單元的信號(hào)輸入端與第二 CPLD控制器內(nèi)部工作時(shí)鐘信號(hào)端相連接，可控分頻單元的分頻系數(shù)控制端與串并轉(zhuǎn)換單元的輸出端相連接，串并轉(zhuǎn)換單元的輸入端與所述第二從設(shè)備數(shù)據(jù)輸入線SDI2相連接，所述第二可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與第二并串轉(zhuǎn)換單元的輸入端相連接，第二并串轉(zhuǎn)換單元的輸出端與第二從設(shè)備數(shù)據(jù)輸出線SD02相連接。
[0017]進(jìn)一步的，所述第一 CPLD控制器和第二 CPLD控制器均為EPM7032S芯片。
[0018]相比現(xiàn)有技術(shù)，本實(shí)用新型具有如下優(yōu)點(diǎn):本實(shí)用新型中，單片機(jī)和兩塊CPLD控制器之間采用SPI串行通信接口進(jìn)行電連接，實(shí)現(xiàn)了:單片機(jī)與第一 CPLD控制器之間的通信、單片機(jī)與第二 CPLD控制器之間的通信。
[0019]因此，單片機(jī)作為主設(shè)備可以通過(guò)從設(shè)備數(shù)據(jù)輸入線SDI向可控計(jì)數(shù)器單元的計(jì)數(shù)使能端發(fā)送閘門時(shí)間信號(hào)，而內(nèi)部計(jì)數(shù)測(cè)量則由CPLD利用其豐富的內(nèi)部數(shù)字邏輯資源實(shí)現(xiàn)，由于是純數(shù)字電路硬件實(shí)現(xiàn)，工作狀況穩(wěn)定，CPLD內(nèi)部計(jì)數(shù)輸出值通過(guò)從設(shè)備數(shù)據(jù)輸出線SDO傳輸至單片機(jī)，單片機(jī)將數(shù)據(jù)通過(guò)串口傳送給上位機(jī)計(jì)算機(jī)進(jìn)行顯示，存儲(chǔ)于分析，這就又充分利用了單片機(jī)在智能運(yùn)算方面的優(yōu)勢(shì)并且使得設(shè)備整體應(yīng)用靈活性和便利性得到了提升，因此與現(xiàn)有技術(shù)中以單一的CPLD或者FPGA為控制核心實(shí)現(xiàn)測(cè)量，內(nèi)部邏輯設(shè)計(jì)復(fù)雜，調(diào)試?yán)щy的現(xiàn)狀相比，本實(shí)用新型具有設(shè)計(jì)難度小，調(diào)試容易并且測(cè)量效率高，操作靈活的優(yōu)點(diǎn)。
[0020]而與現(xiàn)有技術(shù)中采用單一的單片機(jī)作為核心進(jìn)行測(cè)量，由于單片機(jī)系統(tǒng)本身特性決定了系統(tǒng)工作穩(wěn)定性相對(duì)純硬件電路差的狀況相比，本實(shí)用新型具有系統(tǒng)工作穩(wěn)定性強(qiáng)，測(cè)量精度高的優(yōu)點(diǎn)。
[0021]此外，本實(shí)用新型采用兩片CPLD控制器分別在其內(nèi)部基于頻率測(cè)量法和周期測(cè)量法設(shè)計(jì)了數(shù)字邏輯電路，一般對(duì)于低頻信號(hào)采用測(cè)周期法，則被測(cè)信號(hào)接入第二被測(cè)信號(hào)輸入端，由第二 CPLD控制器進(jìn)行頻率測(cè)量，對(duì)于高頻信號(hào)采用測(cè)頻法，被測(cè)信號(hào)接入第一被測(cè)信號(hào)輸入端，由第一 CPLD控制器進(jìn)行頻率測(cè)量，這就提高了可測(cè)頻率范圍寬，與現(xiàn)有技術(shù)中單一的采用測(cè)頻法或者測(cè)周期法進(jìn)行電路設(shè)計(jì)的方案相比，本實(shí)用新型具有設(shè)備通用性強(qiáng)的優(yōu)點(diǎn)。
【附圖說(shuō)明】
[0022]圖1為本實(shí)用新型的電路結(jié)構(gòu)圖；
【具體實(shí)施方式】
[0023]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)說(shuō)明。如圖1所示，本實(shí)用新型一種能夠利用上位機(jī)進(jìn)行測(cè)量控制的CPLD數(shù)字頻率計(jì)采用如下硬件構(gòu)架，本實(shí)用新型頻率計(jì)包括:單片機(jī)和兩片CPLD控制器，單片機(jī)通過(guò)SPI串行通信接口與兩片CPLD控制器分別實(shí)現(xiàn)電連接。也即是單片機(jī)與第一 CPLD控制器和第二 CPLD控制器之間均是SPI串行通信。實(shí)現(xiàn)上述通信連接的基礎(chǔ)是:單片機(jī)作為一種智能控制芯片可以模擬SPI控制時(shí)序，今而實(shí)現(xiàn)單片機(jī)SPI總線向CPLD控制器發(fā)送數(shù)據(jù)和命令來(lái)控制CPLD內(nèi)部數(shù)字邏輯單元，具體電路連接關(guān)系是:單片機(jī)的第一輸入輸出口與CPLD控制器的第一輸入輸出口相連接，連接線為從設(shè)備數(shù)據(jù)輸入線SDI ;單片機(jī)的第二輸入輸出口與CPLD控制器的第二輸入輸出口相連接，連接線為從設(shè)備數(shù)據(jù)輸出線SDO ;單片機(jī)的第三輸入輸出口與CPLD控制器的第三輸入輸出口相連接，連接線為時(shí)鐘信號(hào)線SCLK ;單片機(jī)的第四輸入輸出口與CPLD控制器的第四輸入輸出口相連接，連接線為從設(shè)備使能信號(hào)線CS。
[0024]那么單片機(jī)通過(guò)SPI串行通信接口與第一 CPLD控制器實(shí)現(xiàn)電連接，連接線則記為:第一從設(shè)備數(shù)據(jù)輸入線SDI1，第一從設(shè)備數(shù)據(jù)輸出線SD01，第一時(shí)鐘信號(hào)線SCLK1，第一從設(shè)備使能信號(hào)線CSl ;單片機(jī)通過(guò)SPI串行通信接口與第二 CPLD控制器實(shí)現(xiàn)電連接，連接線記為:第二從設(shè)備數(shù)據(jù)輸入線SDI2，第二從設(shè)備數(shù)據(jù)輸出線SD02，第二時(shí)鐘信號(hào)線SCLK2，第二從設(shè)備使能信號(hào)線CS2。
[0025]總之單片機(jī)的四個(gè)輸入輸出口與CPLD控制器的四個(gè)輸入輸出口分別對(duì)應(yīng)相連接，由單片機(jī)產(chǎn)生SPI工作時(shí)序?qū)崿F(xiàn)單片機(jī)與CPLD控制器之間的SPI通信接口，從而完成兩者之間數(shù)據(jù)的傳輸。
[0026]具體的單片機(jī)可選用MCS51系列，兩片CPLD控制器均可采用EPM7032S型CPLD控制器實(shí)現(xiàn)。而CPLD控制器內(nèi)部數(shù)字邏輯電路的電路連接關(guān)系是:第一 CPLD控制器內(nèi)部電路結(jié)構(gòu)是:包括第一可控計(jì)數(shù)器單元和第一并串轉(zhuǎn)換單元，第一可控計(jì)數(shù)器單元具有計(jì)數(shù)使能端，計(jì)數(shù)時(shí)鐘端和計(jì)數(shù)輸出端，第一可控計(jì)數(shù)器單元的計(jì)數(shù)使能端與第一從設(shè)備數(shù)據(jù)輸入線SDIl相連接，第一可控計(jì)數(shù)器單元的計(jì)數(shù)時(shí)鐘端為第一被測(cè)信號(hào)輸入端，第一可控計(jì)數(shù)器單元的計(jì)數(shù)輸出端與第一并串轉(zhuǎn)換單元的輸入端相連接，第一并串轉(zhuǎn)換單元的輸出端與第一從設(shè)備數(shù)據(jù)輸出線SDOl相連接；
[0027]第二 CPLD控制器內(nèi)部電路結(jié)構(gòu)是:包括第二可控計(jì)數(shù)器單元，可控分頻單元，第二并串轉(zhuǎn)換單元和串并轉(zhuǎn)換單元，第二可控計(jì)數(shù)器單元的計(jì)數(shù)使能端為第二被測(cè)信號(hào)輸入端，第二可控計(jì)數(shù)器單