基于fpga的高適應(yīng)度等精度測(cè)頻裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于電子技術(shù)領(lǐng)域，尤其涉及一種基于FPGA的高適應(yīng)度等精度測(cè)頻
目.ο
【背景技術(shù)】
[0002]信號(hào)頻率是信號(hào)分析中常用的變量，例如流量、轉(zhuǎn)速、晶壓力傳感器以及經(jīng)過(guò)參變量-頻率轉(zhuǎn)換后的信號(hào)等等，常常需要對(duì)其頻率進(jìn)行精準(zhǔn)的測(cè)量。對(duì)于這些頻率為參數(shù)的被測(cè)信號(hào)，通常多采用的是測(cè)頻法或測(cè)周法。而測(cè)頻法和測(cè)周法分別適用于高頻和低頻信號(hào)的檢測(cè)，對(duì)于中間頻率或變化范圍較大的頻率，均不能達(dá)到較高的測(cè)量精度。
[0003]因此，針對(duì)上述測(cè)頻需要，設(shè)計(jì)一種能夠在較寬頻帶范圍內(nèi)對(duì)信號(hào)進(jìn)行精確頻率檢測(cè)的方案變得十分需要。

【發(fā)明內(nèi)容】

[0004]為了解決上述技術(shù)問(wèn)題，本實(shí)用新型提出了一種測(cè)量頻帶寬、測(cè)量精度高、可廣泛應(yīng)用的頻率測(cè)量的一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置。
[0005]本實(shí)用新型采用如下的技術(shù)方案:
[0006]一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，包括第一數(shù)值比較器，第二數(shù)值比較器，第三數(shù)值比較器，第一 D觸發(fā)器，第二 D觸發(fā)器，第三D觸發(fā)器，第一計(jì)數(shù)器，第二計(jì)數(shù)器，第三計(jì)數(shù)器，第一鎖存器，第二鎖存器，第一與門(mén)電路，第二與門(mén)電路，或門(mén)電路、非門(mén)電路和運(yùn)算器。
[0007]進(jìn)一步的，所述的第一數(shù)值比較器與第一計(jì)數(shù)器、第二數(shù)值比較器、第一與門(mén)電路、或門(mén)電路、第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器依次連接，所述的第一數(shù)值比較器還和第一與門(mén)電路連接；所述的第一 D觸發(fā)器還分別與第二計(jì)數(shù)器、第三計(jì)數(shù)器連接，所述的第二計(jì)數(shù)器依次連接第一鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器依次連接第二鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器還與第三數(shù)值比較器、或門(mén)電路依次連接；所述的第二數(shù)值比較器還分別連接第二計(jì)數(shù)器、第三計(jì)數(shù)器、第一鎖存器和第二鎖存器；所述的第二 D觸發(fā)器還與非門(mén)電路連接，第三D觸發(fā)器還和第二與門(mén)電路連接；所述的非門(mén)電路、第二與門(mén)電路和第一計(jì)數(shù)器依次連接。
[0008]進(jìn)一步的，基準(zhǔn)時(shí)鐘信號(hào)fm分別輸入第一計(jì)數(shù)器，第二計(jì)數(shù)器及第二 D觸發(fā)器，第三D觸發(fā)器；第一計(jì)數(shù)器的輸出信號(hào)分別輸入第一數(shù)值比較器，第二數(shù)值比較器；第一數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第一計(jì)數(shù)器；第二數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第二計(jì)數(shù)器，第三計(jì)數(shù)器及第一鎖存器，第二鎖存器；第一與門(mén)電路的輸出信號(hào)輸入或門(mén)電路；第三數(shù)值比較器的輸出信號(hào)輸入或門(mén)電路；或門(mén)電路的輸出信號(hào)則輸入第一 D觸發(fā)器；待測(cè)信號(hào)fx分別輸入第一 D觸發(fā)器及第三計(jì)數(shù)器；第一 D觸發(fā)器的輸出信號(hào)分別第二輸入計(jì)數(shù)器，第三計(jì)數(shù)器及第二 D觸發(fā)器；第二 D觸發(fā)器的輸出信號(hào)分別輸入非門(mén)電路與第三D觸發(fā)器；第三D觸發(fā)器的輸出信號(hào)輸入第二與門(mén)電路；非門(mén)電路的輸出信號(hào)則輸入第二與門(mén)電路；第二與門(mén)電路的輸出信號(hào)輸入第一計(jì)數(shù)器；第二計(jì)數(shù)器的輸出信號(hào)輸入第一鎖存器；第三計(jì)數(shù)器的輸出信號(hào)分別輸入第二鎖存器及第三數(shù)值比較器；第一鎖存器與第二鎖存器的輸出信號(hào)則共同輸入運(yùn)算器。
[0009]本實(shí)用新型的技術(shù)效果是:一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，本實(shí)用新型基于等精度測(cè)量原理，以FPGA為平臺(tái)進(jìn)行電路的設(shè)計(jì)與實(shí)施，設(shè)計(jì)實(shí)現(xiàn)了在寬頻帶范圍內(nèi)對(duì)信號(hào)進(jìn)行精確頻率檢測(cè)，克服了傳統(tǒng)測(cè)量方案中測(cè)頻范圍窄，測(cè)頻不精確等問(wèn)題，具有較好的適應(yīng)性與移植性，具有較高的使用價(jià)值。
【附圖說(shuō)明】
[0010]圖1是本實(shí)用新型的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0011]以下結(jié)合附圖和【具體實(shí)施方式】來(lái)對(duì)本實(shí)用新型做進(jìn)一步的說(shuō)明。
[0012]如圖1，一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，包括第一數(shù)值比較器，第二數(shù)值比較器，第三數(shù)值比較器，第一 D觸發(fā)器，第二 D觸發(fā)器，第三D觸發(fā)器，第一計(jì)數(shù)器，第二計(jì)數(shù)器，第三計(jì)數(shù)器，第一鎖存器，第二鎖存器，第一與門(mén)電路，第二與門(mén)電路，或門(mén)電路、非門(mén)電路和運(yùn)算器。
[0013]圖1 中:
[0014]①表示數(shù)值第二比較器的輸出端分別與第二計(jì)數(shù)器、第三計(jì)數(shù)器、第一鎖存器、第二鎖存器相連
[0015]②表示第三計(jì)數(shù)器的輸出與第三數(shù)值比較器相連
[0016]③表不或門(mén)電路的輸出端與第一 D觸發(fā)器相連
[0017]進(jìn)一步的，所述的第一數(shù)值比較器與第一計(jì)數(shù)器、第二數(shù)值比較器、第一與門(mén)電路、或門(mén)電路、第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器依次連接，所述的第一數(shù)值比較器還和第一與門(mén)電路連接；所述的第一 D觸發(fā)器還分別與第二計(jì)數(shù)器、第三計(jì)數(shù)器連接，所述的第二計(jì)數(shù)器依次連接第一鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器依次連接第二鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器還與第三數(shù)值比較器、或門(mén)電路依次連接；所述的第二數(shù)值比較器還分別連接第二計(jì)數(shù)器、第三計(jì)數(shù)器、第一鎖存器和第二鎖存器；所述的第二 D觸發(fā)器還與非門(mén)電路連接，第三D觸發(fā)器還和第二與門(mén)電路連接；所述的非門(mén)電路、第二與門(mén)電路和第一計(jì)數(shù)器依次連接。
[0018]進(jìn)一步的，基準(zhǔn)時(shí)鐘信號(hào)fm分別輸入第一計(jì)數(shù)器，第二計(jì)數(shù)器及第二 D觸發(fā)器，第三D觸發(fā)器；第一計(jì)數(shù)器的輸出信號(hào)分別輸入第一數(shù)值比較器，第二數(shù)值比較器；第一數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第一計(jì)數(shù)器；第二數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第二計(jì)數(shù)器，第三計(jì)數(shù)器及第一鎖存器，第二鎖存器；第一與門(mén)電路的輸出信號(hào)輸入或門(mén)電路；第三數(shù)值比較器的輸出信號(hào)輸入或門(mén)電路；或門(mén)電路的輸出信號(hào)則輸入第一 D觸發(fā)器；待測(cè)信號(hào)fx分別輸入第一 D觸發(fā)器及第三計(jì)數(shù)器；第一 D觸發(fā)器的輸出信號(hào)分別第二輸入計(jì)數(shù)器，第三計(jì)數(shù)器及第二 D觸發(fā)器；第二 D觸發(fā)器的輸出信號(hào)分別輸入非門(mén)電路與第三D觸發(fā)器；第三D觸發(fā)器的輸出信號(hào)輸入第二與門(mén)電路；非門(mén)電路的輸出信號(hào)則輸入第二與門(mén)電路；第二與門(mén)電路的輸出信號(hào)輸入第一計(jì)數(shù)器；第二計(jì)數(shù)器的輸出信號(hào)輸入第一鎖存器；第三計(jì)數(shù)器的輸出信號(hào)分別輸入第二鎖存器及第三數(shù)值比較器；第一鎖存器與第二鎖存器的輸出信號(hào)則共同輸入運(yùn)算器。
[0019]在電路工作中，第一計(jì)時(shí)器對(duì)基準(zhǔn)時(shí)鐘信號(hào)fm?行計(jì)數(shù)；第一數(shù)值比較器將第一計(jì)數(shù)器的計(jì)數(shù)結(jié)果與常數(shù)100，000, 000進(jìn)行比較，當(dāng)其小于100，000, 000時(shí)，輸出高電平作為第一與門(mén)電路的輸入信號(hào)，當(dāng)其大于100，000, 000時(shí)，停止第一計(jì)數(shù)器的計(jì)數(shù)；第二數(shù)值比較器將第一計(jì)數(shù)器的計(jì)數(shù)結(jié)果與常數(shù)2進(jìn)行比較，當(dāng)其小于2時(shí)，產(chǎn)生信號(hào)使第一鎖存器與第二鎖存器分別鎖存第二計(jì)數(shù)器與第三計(jì)數(shù)器的當(dāng)前值，當(dāng)其等于2時(shí)，產(chǎn)生信號(hào)使第二計(jì)數(shù)器與第三計(jì)數(shù)器的計(jì)數(shù)值清零，當(dāng)其大于2時(shí)，輸出高電平作為第一與門(mén)電路的輸入；當(dāng)?shù)谝慌c門(mén)電路的兩個(gè)輸入均為高電平時(shí)，第一與門(mén)電路輸出高電平作為或門(mén)的輸入；第三數(shù)值比較器將第三計(jì)數(shù)器的計(jì)數(shù)結(jié)果與常數(shù)3比較，當(dāng)其小于3時(shí)，輸出高電平作為或門(mén)電路的輸入；當(dāng)或門(mén)電路的任一輸入為高電平時(shí)，或門(mén)電路輸出高電平至第一 D觸發(fā)器；第一 D觸發(fā)器以待測(cè)信號(hào)匕為時(shí)鐘信號(hào)對(duì)或門(mén)電路輸出進(jìn)行鎖存，其輸出信號(hào)為低電平時(shí)，第二計(jì)數(shù)器與第三計(jì)數(shù)器分別停止對(duì)時(shí)鐘信號(hào)fm和待測(cè)信號(hào)fx的計(jì)數(shù)工作；第二 D觸發(fā)器與第三D觸發(fā)器的基準(zhǔn)時(shí)鐘均為時(shí)鐘信號(hào)fm，二者依次對(duì)第一 D觸發(fā)器的輸出進(jìn)行鎖存；當(dāng)?shù)诙?D觸發(fā)器的輸出為低電平，第三D觸發(fā)器的輸出為高電平時(shí)，第二與門(mén)電路輸出高電平使第一計(jì)數(shù)器計(jì)數(shù)值清零。最后，第一鎖存器與第二鎖存器的鎖存結(jié)果將輸入運(yùn)算單元進(jìn)行運(yùn)算。本實(shí)用新型的具體控制實(shí)現(xiàn)為現(xiàn)有技術(shù)，本實(shí)用新型僅提供裝置結(jié)構(gòu)設(shè)計(jì)技術(shù)方案。
[0020]以上僅為本實(shí)用新型的較佳實(shí)施例而已，并非用于限定本實(shí)用新型的保護(hù)范圍，因此，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，其特征在于:包括第一數(shù)值比較器，第二數(shù)值比較器，第三數(shù)值比較器，第一 D觸發(fā)器，第二 D觸發(fā)器，第三D觸發(fā)器，第一計(jì)數(shù)器，第二計(jì)數(shù)器，第三計(jì)數(shù)器，第一鎖存器，第二鎖存器，第一與門(mén)電路，第二與門(mén)電路，或門(mén)電路、非門(mén)電路和運(yùn)算器；所述的第一數(shù)值比較器與第一計(jì)數(shù)器、第二數(shù)值比較器、第一與門(mén)電路、或門(mén)電路、第一 D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器依次連接，所述的第一數(shù)值比較器還和第一與門(mén)電路連接；所述的第一 D觸發(fā)器還分別與第二計(jì)數(shù)器、第三計(jì)數(shù)器連接，所述的第二計(jì)數(shù)器依次連接第一鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器依次連接第二鎖存器和運(yùn)算器；所述的第三計(jì)數(shù)器還與第三數(shù)值比較器、或門(mén)電路依次連接；所述的第二數(shù)值比較器還分別連接第二計(jì)數(shù)器、第三計(jì)數(shù)器、第一鎖存器和第二鎖存器；所述的第二 D觸發(fā)器還與非門(mén)電路連接，第三D觸發(fā)器還和第二與門(mén)電路連接；所述的非門(mén)電路、第二與門(mén)電路和第一計(jì)數(shù)器依次連接。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，其特征在于:基準(zhǔn)時(shí)鐘信號(hào)4分別輸入第一計(jì)數(shù)器，第二計(jì)數(shù)器及第二 D觸發(fā)器，第三D觸發(fā)器；第一計(jì)數(shù)器的輸出信號(hào)分別輸入第一數(shù)值比較器，第二數(shù)值比較器；第一數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第一計(jì)數(shù)器；第二數(shù)值比較器的輸出信號(hào)分別輸入第一與門(mén)電路，第二計(jì)數(shù)器，第三計(jì)數(shù)器及第一鎖存器，第二鎖存器；第一與門(mén)電路的輸出信號(hào)輸入或門(mén)電路；第三數(shù)值比較器的輸出信號(hào)輸入或門(mén)電路；或門(mén)電路的輸出信號(hào)則輸入第一 D觸發(fā)器；待測(cè)信號(hào)fx分別輸入第一 D觸發(fā)器及第三計(jì)數(shù)器；第一 D觸發(fā)器的輸出信號(hào)分別第二輸入計(jì)數(shù)器，第三計(jì)數(shù)器及第二 D觸發(fā)器；第二 D觸發(fā)器的輸出信號(hào)分別輸入非門(mén)電路與第三D觸發(fā)器；第三D觸發(fā)器的輸出信號(hào)輸入第二與門(mén)電路；非門(mén)電路的輸出信號(hào)則輸入第二與門(mén)電路；第二與門(mén)電路的輸出信號(hào)輸入第一計(jì)數(shù)器；第二計(jì)數(shù)器的輸出信號(hào)輸入第一鎖存器；第三計(jì)數(shù)器的輸出信號(hào)分別輸入第二鎖存器及第三數(shù)值比較器；第一鎖存器與第二鎖存器的輸出信號(hào)則共同輸入運(yùn)算器。
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種基于FPGA的高適應(yīng)度等精度測(cè)頻裝置，包括第一數(shù)值比較器，第二數(shù)值比較器，第三數(shù)值比較器，第一D觸發(fā)器，第二D觸發(fā)器，第三D觸發(fā)器，第一計(jì)數(shù)器，第二計(jì)數(shù)器，第三計(jì)數(shù)器，第一鎖存器，第二鎖存器，第一與門(mén)電路，第二與門(mén)電路，或門(mén)電路、非門(mén)電路和運(yùn)算器；本實(shí)用新型基于等精度測(cè)量原理，以FPGA為平臺(tái)進(jìn)行電路的設(shè)計(jì)與實(shí)施，設(shè)計(jì)實(shí)現(xiàn)了在寬頻帶范圍內(nèi)對(duì)信號(hào)進(jìn)行精確頻率檢測(cè)，克服了傳統(tǒng)測(cè)量方案中測(cè)頻范圍窄，測(cè)頻不精確等問(wèn)題，具有較好的適應(yīng)性與移植性，具有較高的使用價(jià)值。
【IPC分類(lèi)】G01R23/02
【公開(kāi)號(hào)】CN204679551
【申請(qǐng)?zhí)枴緾N201520334069
【發(fā)明人】王帥, 王雷, 趙久瑞, 黃根春
【申請(qǐng)人】武漢大學(xué)
【公開(kāi)日】2015年9月30日
【申請(qǐng)日】2015年5月21日