基于fpga的暫態(tài)電壓記錄裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及波形記錄領(lǐng)域，特別涉及一種基于FPGA的暫態(tài)電壓記錄裝置。
【背景技術(shù)】
[0002]電網(wǎng)在運(yùn)行中可能會(huì)發(fā)生各種故障，有的會(huì)導(dǎo)致供電中斷并致設(shè)備損毀。電網(wǎng)故障的過程往往伴隨著系統(tǒng)電壓的擾動(dòng)。雷擊、操作過電壓、工頻過電壓、污閃、設(shè)備故障等，都可以造成電網(wǎng)電壓擾動(dòng)，乃至電網(wǎng)事故。記錄電網(wǎng)事故前電網(wǎng)電壓的擾動(dòng)情況，對(duì)于事故反演和分析具有重要價(jià)值。要完整記錄電網(wǎng)電壓擾動(dòng)，既要求有高的采樣速率，以滿足記錄雷電波形等的需要;又要求長的記憶時(shí)間，以滿足記錄持續(xù)時(shí)間較長的事故過程。當(dāng)采用較高的采樣率時(shí)，為了節(jié)省存儲(chǔ)空間，通常會(huì)采用一些壓縮處理。在以往的暫態(tài)電壓記錄中，通常采用DSP直接讀取高速A/D的數(shù)據(jù)并作實(shí)時(shí)壓縮、存儲(chǔ)以及觸發(fā)判斷等，CPU處于連續(xù)取數(shù)、壓縮、處理的過程中，占用CPU大量時(shí)間，導(dǎo)致CPU沒有時(shí)間去做其它工作，從而不得不降低采樣率。隨著現(xiàn)場(chǎng)可編程門陣列FPGA的迅速發(fā)展，采用FPGA實(shí)現(xiàn)數(shù)據(jù)壓縮、處理成為一種新的手段。由于FPGA內(nèi)部有一定數(shù)量的觸發(fā)器、比較器、較大容量的存儲(chǔ)器，為實(shí)現(xiàn)數(shù)據(jù)采集、壓縮、判斷提供了可能。
【實(shí)用新型內(nèi)容】
[0003]有鑒于此，本實(shí)用新型的目的是提供一種基于FPGA的暫態(tài)電壓記錄裝置，通過增加FPGA處理電路，能夠?qū)崿F(xiàn)對(duì)電網(wǎng)各種快速、慢速變化的暫態(tài)過程的高速采集，解決了現(xiàn)有裝置因CPU占用導(dǎo)致的采樣率降低問題。
[0004]本實(shí)用新型的目的是通過以下技術(shù)方案實(shí)現(xiàn)的:
[0005]該基于FPGA的暫態(tài)電壓記錄裝置，包括:
[0006]模數(shù)轉(zhuǎn)換電路，包括模擬信號(hào)調(diào)理電路、A/D轉(zhuǎn)換芯片及其外圍電路，用于對(duì)模擬信號(hào)進(jìn)行調(diào)理和模數(shù)轉(zhuǎn)換，并輸出數(shù)字信號(hào)至FPGA芯片電路；
[0007]FPGA芯片電路，包括FPGA芯片及其外圍電路，經(jīng)FPGA芯片處理后的數(shù)據(jù)由DSP數(shù)字信號(hào)處理電路進(jìn)行讀?。?br>[0008]DSP數(shù)字信號(hào)處理電路，包括DSP芯片及其外圍電路，讀取FPGA芯片處理后的數(shù)據(jù)并傳輸至存儲(chǔ)器電路；
[0009]存儲(chǔ)器電路，包括FLASH存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；
[0010]時(shí)鐘、電源及復(fù)位器電路。
[0011]進(jìn)一步，所述FPGA芯片包括實(shí)時(shí)壓縮模塊和峰值計(jì)算模塊。
[0012]進(jìn)一步，所述FPGA芯片還包括觸發(fā)判斷模塊。
[0013]進(jìn)一步，所述FPGA芯片還包括低速率采集模塊。
[0014]本實(shí)用新型的有益效果是:
[0015]本實(shí)用新型由于采用FPGA硬件進(jìn)行實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷，采用流水線架構(gòu)，在一個(gè)時(shí)鐘周期內(nèi)可完成大量的數(shù)據(jù)運(yùn)算，從而極大的提高了 DSP的效率，使得該裝多通道同步采樣速率可達(dá)20M，滿足了對(duì)各種快速、慢速變化的暫態(tài)過程的記錄需求。
[0016]本實(shí)用新型的其他優(yōu)點(diǎn)、目標(biāo)和特征在某種程度上將在隨后的說明書中進(jìn)行闡述，并且在某種程度上，基于對(duì)下文的考察研究對(duì)本領(lǐng)域技術(shù)人員而言將是顯而易見的，或者可以從本實(shí)用新型的實(shí)踐中得到教導(dǎo)。本實(shí)用新型的目標(biāo)和其他優(yōu)點(diǎn)可以通過下面的說明書來實(shí)現(xiàn)和獲得。
【附圖說明】
[0017]為了使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)描述，其中:
[0018]圖1為本實(shí)用新型的結(jié)構(gòu)連接框圖；
[0019]圖2為本實(shí)用新型的硬件連接圖。
【具體實(shí)施方式】
[0020]以下將參照附圖，對(duì)本實(shí)用新型的優(yōu)選實(shí)施例進(jìn)行詳細(xì)的描述。應(yīng)當(dāng)理解，優(yōu)選實(shí)施例僅為了說明本實(shí)用新型，而不是為了限制本實(shí)用新型的保護(hù)范圍。
[0021]如圖1、圖2所示，本實(shí)用新型基于FPGA的暫態(tài)電壓記錄裝置，包括:
[0022](I)模數(shù)轉(zhuǎn)換電路1:包括模擬信號(hào)調(diào)理電路、A/D轉(zhuǎn)換芯片及其外圍電路，用于對(duì)模擬信號(hào)進(jìn)行調(diào)理和模數(shù)轉(zhuǎn)換，并輸出數(shù)字信號(hào)至FPGA芯片電路；
[0023](2)FPGA芯片電路2:包括FPGA芯片及其外圍電路，所述FPGA芯片包括實(shí)時(shí)壓縮模塊、峰值計(jì)算模塊、觸發(fā)判斷模塊以及低速率采集模塊，經(jīng)FPGA芯片處理后的數(shù)據(jù)由DSP數(shù)字信號(hào)處理電路進(jìn)行讀??；
[0024](3)DSP數(shù)字信號(hào)處理電路3:包括DSP芯片及其外圍電路，讀取FPGA芯片處理后的數(shù)據(jù)并傳輸至存儲(chǔ)器電路；
[0025](4)存儲(chǔ)器電路4:包括FLASH存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)；
[0026](5)時(shí)鐘、電源及復(fù)位器電路5:產(chǎn)生輸入A/D芯片和FPGA芯片的20M全局時(shí)鐘、電源和復(fù)位信號(hào)。
[0027]本實(shí)施例中，該裝置的工作原理如下:
[0028]模擬電壓信號(hào)進(jìn)入ADC電路，進(jìn)行放大，在時(shí)鐘信號(hào)的上升沿進(jìn)行A/D轉(zhuǎn)換后，進(jìn)入FPGA，在時(shí)鐘信號(hào)的下降沿，F(xiàn)PGA要同時(shí)完成4項(xiàng)工作:(I)FPGA根據(jù)壓縮比對(duì)數(shù)據(jù)進(jìn)行壓縮，壓縮后的數(shù)據(jù)寫入FIF0，F(xiàn)IF0半滿后向DSP發(fā)出半滿信號(hào)，DSP收到半滿信號(hào)后，讀取FIFO中的數(shù)據(jù)，存入動(dòng)態(tài)存儲(chǔ)器；(2)FPGA將本次讀取的數(shù)據(jù)與前次的數(shù)據(jù)進(jìn)行比較，獲取正峰值和負(fù)峰值，DSP每20ms讀取一次峰值，并于前次的峰值進(jìn)行比較，如果達(dá)到啟動(dòng)閾值，則按照預(yù)先設(shè)定的長度將動(dòng)態(tài)存儲(chǔ)器中的數(shù)據(jù)存入FLASH存儲(chǔ)器。(3)FPGA將本次讀取的數(shù)據(jù)與預(yù)先設(shè)定的上限值、下限值進(jìn)行比較，如果達(dá)到啟動(dòng)條件，則向DSP發(fā)出觸發(fā)信號(hào)，DSP啟動(dòng)記錄，按預(yù)先設(shè)定好的記錄長度將動(dòng)態(tài)存儲(chǔ)器中的數(shù)據(jù)存入FLASH存儲(chǔ)器。(4)低速率采集，F(xiàn)PGA按照預(yù)先設(shè)定好的頻率對(duì)數(shù)據(jù)進(jìn)行抽點(diǎn)壓縮，存入FIFO，等待DSP讀取。
[0029]本發(fā)明的技術(shù)關(guān)鍵是在FPGA編程中采用了流水線架構(gòu)對(duì)數(shù)據(jù)進(jìn)行實(shí)時(shí)壓縮，采用并行的運(yùn)算方式，在大量數(shù)據(jù)運(yùn)算的過程中顯示出FPGA數(shù)據(jù)處理和運(yùn)算的優(yōu)越性，一個(gè)采樣時(shí)鐘周期內(nèi)即可完成數(shù)據(jù)的采集、壓縮、存儲(chǔ)、峰值計(jì)算及觸發(fā)判斷。
[0030]最后說明的是，以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本技術(shù)方案的宗旨和范圍，其均應(yīng)涵蓋在本實(shí)用新型的權(quán)利要求范圍當(dāng)中。
【主權(quán)項(xiàng)】
1.基于FPGA的暫態(tài)電壓記錄裝置，其特征在于:所述裝置包括: 模數(shù)轉(zhuǎn)換電路，包括模擬信號(hào)調(diào)理電路、A/D轉(zhuǎn)換芯片，用于對(duì)模擬信號(hào)進(jìn)行調(diào)理和模數(shù)轉(zhuǎn)換，并輸出數(shù)字信號(hào)至FPGA芯片電路； FPGA芯片電路，包括FPGA芯片，經(jīng)FPGA芯片處理后的數(shù)據(jù)由DSP數(shù)字信號(hào)處理電路進(jìn)行讀??； DSP數(shù)字信號(hào)處理電路，包括DSP芯片，讀取FPGA芯片處理后的數(shù)據(jù)并傳輸至存儲(chǔ)器電路； 存儲(chǔ)器電路，包括FLASH存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)； 時(shí)鐘、電源及復(fù)位器電路。2.根據(jù)權(quán)利要求1所述的基于FPGA的暫態(tài)電壓記錄裝置，其特征在于:所述FPGA芯片包括實(shí)時(shí)壓縮模塊和峰值計(jì)算模塊。3.根據(jù)權(quán)利要求1或2所述的基于FPGA的暫態(tài)電壓記錄裝置，其特征在于:所述FPGA芯片還包括觸發(fā)判斷模塊。4.根據(jù)權(quán)利要求3所述的基于FPGA的暫態(tài)電壓記錄裝置，其特征在于:所述FPGA芯片還包括低速率采集模塊。
【專利摘要】本實(shí)用新型公開了一種基于FPGA的暫態(tài)電壓記錄裝置，包括：模數(shù)轉(zhuǎn)換電路、FPGA芯片電路、DSP數(shù)字信號(hào)處理電路、存儲(chǔ)器電路和時(shí)鐘、電源及復(fù)位器電路，本實(shí)用新型由于采用FPGA硬件進(jìn)行實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷，采用流水線架構(gòu)，在一個(gè)時(shí)鐘周期內(nèi)可完成大量的數(shù)據(jù)運(yùn)算，從而極大的提高了DSP的效率，使得該裝多通道同步采樣速率可達(dá)20M，滿足了對(duì)各種快速、慢速變化的暫態(tài)過程的記錄需求。
【IPC分類】G01R19/25
【公開號(hào)】CN205353187
【申請(qǐng)?zhí)枴緾N201520855972
【發(fā)明人】姜龍, 徐德超, 謝榮斌, 薛靜, 張霖, 楊超, 劉波, 張麗娟, 李詩勇, 施艷, 李冶, 吳湘黔
【申請(qǐng)人】貴州電網(wǎng)有限責(zé)任公司貴陽供電局
【公開日】2016年6月29日
【申請(qǐng)日】2015年10月30日