基于fpga的信號(hào)時(shí)差測量方法及時(shí)間數(shù)字轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明涉及一種基于FPGA的信號(hào)時(shí)差測量方法，其包括：接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)，同時(shí)對(duì)慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；接收到第二信號(hào)時(shí)，產(chǎn)生快時(shí)鐘信號(hào)，利用快時(shí)鐘信號(hào)的上升沿去檢測慢時(shí)鐘信號(hào)的電平，同時(shí)對(duì)快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；若利用快時(shí)鐘信號(hào)的上升沿檢測到慢時(shí)鐘信號(hào)的電平發(fā)生變化，則產(chǎn)生一標(biāo)識(shí)信號(hào)，并停止對(duì)快時(shí)鐘信號(hào)和慢時(shí)鐘信號(hào)信號(hào)的周期的計(jì)數(shù)；根據(jù)標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、快時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算第一信號(hào)和第二信號(hào)的時(shí)差。本發(fā)明相對(duì)于現(xiàn)有技術(shù)提高了時(shí)間測量的準(zhǔn)確度。
【專利說明】基于FPGA的信號(hào)時(shí)差測量方法及時(shí)間數(shù)字轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號(hào)時(shí)間測量領(lǐng)域，具體涉及一種基于FPGA的信號(hào)時(shí)差測量方法，以及一種用于測量兩信號(hào)的時(shí)差的時(shí)間數(shù)字轉(zhuǎn)換器。

【背景技術(shù)】
[0002]時(shí)間是物質(zhì)存在和運(yùn)動(dòng)的基本屬性之一。精密的時(shí)間作為科學(xué)研究、科學(xué)試驗(yàn)和工程技術(shù)的基本物理參量，為一切動(dòng)力學(xué)系統(tǒng)和時(shí)序過程的測量和定量研究提供了必不可少的時(shí)基坐標(biāo)，在航空航天、深空通訊、地址測繪、導(dǎo)航通信和科學(xué)計(jì)量等應(yīng)用研究領(lǐng)域尤為重要。
[0003]TDC(Time-to-Digital Converter，即時(shí)間數(shù)字轉(zhuǎn)換器)是常用的時(shí)間間隔測量電子學(xué)電路。早期的TDC電路通常由印刷電路板上的分立元件組成，且通常是模擬數(shù)字混合電路。由于分立元件的離散性和高功耗常導(dǎo)致電路占用面積大，一致性差等缺點(diǎn)；而模擬元件容易受到環(huán)境因素的影響，也會(huì)導(dǎo)致電路穩(wěn)定性較差。隨著科學(xué)技術(shù)的發(fā)展，后來TDC電路的設(shè)計(jì)分為兩種，一種用幾個(gè)功能獨(dú)立的集成電路搭建成一個(gè)或幾個(gè)TEC，另一種是專用的TDC芯片。專用TDC芯片性價(jià)比高，但是專用TDC是定型的，在使用方面總會(huì)遇到不能適應(yīng)的情況，而集成電路的開發(fā)成本高。
[0004]近年來，由于可編程ASIC(Applicat1n_specific integrated circuit,即專用集成電路)技術(shù)的迅速發(fā)展，特別是FPGA(Field Programmable Gate Array,即現(xiàn)場可編輯邏輯閘陣列)的發(fā)展，芯片制造工藝的進(jìn)步，使得用FPGA來實(shí)現(xiàn)TDC成為可能。
[0005]已有的基于FPGA的進(jìn)位鏈技術(shù)來實(shí)現(xiàn)TDC對(duì)信號(hào)的時(shí)間或時(shí)差進(jìn)行測量的方法，其原理是基于FPGA基本邏輯單元LE間的專用進(jìn)位鏈延時(shí)單元作為最小時(shí)間測量單元LSB，利用時(shí)間內(nèi)插技術(shù)進(jìn)行精細(xì)時(shí)間測量，之后對(duì)鎖存數(shù)據(jù)進(jìn)行譯碼，得到測量數(shù)據(jù)。該方法可以實(shí)現(xiàn)高精度的時(shí)間測量，但是依賴于FPGA中特殊的邏輯資源，容易受到FPGA不同系列特性及演變發(fā)展的限制，且作為最小測量單元的進(jìn)位鏈的延時(shí)隨器件種類、環(huán)境溫度、工作電壓、工作時(shí)間等因素變化較大，容易導(dǎo)致測量結(jié)果不準(zhǔn)確。


【發(fā)明內(nèi)容】

[0006]本發(fā)明針對(duì)現(xiàn)有技術(shù)中對(duì)信號(hào)的時(shí)差進(jìn)行測量時(shí)易受到溫度、工作電壓等環(huán)境條件的影響而導(dǎo)致測量結(jié)果不準(zhǔn)確的技術(shù)問題，提供一種基于FPGA的信號(hào)時(shí)差測量方法及時(shí)間數(shù)字轉(zhuǎn)換器。
[0007]本發(fā)明提出的一種基于FPGA的信號(hào)時(shí)差測量方法，其包括以下步驟:
[0008]接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)，同時(shí)對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；
[0009]接收到第二信號(hào)時(shí)，產(chǎn)生快時(shí)鐘信號(hào)，利用所述快時(shí)鐘信號(hào)的上升沿去檢測所述慢時(shí)鐘信號(hào)的電平，同時(shí)對(duì)所述快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；
[0010]若利用所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化，則產(chǎn)生一標(biāo)識(shí)信號(hào)，并停止對(duì)所述快時(shí)鐘信號(hào)和所述慢時(shí)鐘信號(hào)信號(hào)的周期的計(jì)數(shù)；
[0011]根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述快時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
[0012]具體的，所述相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差的步驟具體如下:
[0013]當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于上升沿，則由以下公式(I)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差，當(dāng)所述慢時(shí)鐘信號(hào)的電平正好處于下降沿，則由以下公式(2)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
[0014]Tstart_stop = cntsXTs-cntfXTf (I)
[0015]
Tstait-stop = cnts X Ts — cntf x Tf ——⑵
[0016]其中，Tstart_stop為所述第一信號(hào)與第二信號(hào)的時(shí)差，cnts為對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Ts為所述慢時(shí)鐘信號(hào)的周期，cntfS對(duì)所述快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Tf為所述快時(shí)鐘信號(hào)的周期。
[0017]本發(fā)明提出的一種基于FPGA的信號(hào)時(shí)差測量方法，也可以是包括以下步驟:
[0018]接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)，同時(shí)對(duì)所述慢時(shí)鐘信號(hào)進(jìn)行周期計(jì)數(shù)；
[0019]接收到第二信號(hào)時(shí)，產(chǎn)生第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)，并分別利用所述第一快時(shí)鐘信號(hào)的上升沿和第二時(shí)鐘信號(hào)的上升沿去檢測所述慢時(shí)鐘信號(hào)的電平，同時(shí)對(duì)所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；所述第二快時(shí)鐘信號(hào)的周期與所述第一快時(shí)鐘信號(hào)的周期相同，且所述第二快時(shí)鐘信號(hào)比所述第一快時(shí)鐘信號(hào)延遲90度相位；
[0020]若利用所述第一快時(shí)鐘信號(hào)的上升沿或第二快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化，則產(chǎn)生一標(biāo)識(shí)信號(hào)，同時(shí)停止對(duì)所述第一快時(shí)鐘信號(hào)、第二快時(shí)鐘信號(hào)和所述慢時(shí)鐘信號(hào)信號(hào)的周期的計(jì)數(shù)；
[0021]根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期、所述第一快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)、所述第二快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
[0022]具體的，所述相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差的步驟具體如下:
[0023]當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于上升沿，且所述標(biāo)識(shí)信號(hào)是基于所述第一快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(3)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
[0024]Tstart_stop = cntsXTs-cntfXTf (3)
[0025]當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于下降沿，且所述標(biāo)識(shí)信號(hào)是基于所述第一快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(4)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
[0026]

【權(quán)利要求】
1.一種基于FPGA的信號(hào)時(shí)差測量方法，其特征在于，包括以下步驟: 接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)，同時(shí)對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)； 接收到第二信號(hào)時(shí)，產(chǎn)生快時(shí)鐘信號(hào)，利用所述快時(shí)鐘信號(hào)的上升沿去檢測所述慢時(shí)鐘信號(hào)的電平，同時(shí)對(duì)所述快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)； 若利用所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化，則產(chǎn)生一標(biāo)識(shí)信號(hào)，并停止對(duì)所述快時(shí)鐘信號(hào)和所述慢時(shí)鐘信號(hào)信號(hào)的周期的計(jì)數(shù)； 根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述快時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
2.如權(quán)利要求1所述的基于FPGA的信號(hào)時(shí)差測量方法，其特征在于，所述相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差的步驟具體如下: 當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于上升沿，則由以下公式(I)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差，當(dāng)所述慢時(shí)鐘信號(hào)的電平正好處于下降沿，則由以下公式(2)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
其中，Tstart-stop為所述第一信號(hào)與第二信號(hào)的時(shí)差，Cnts為對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Ts為所述慢時(shí)鐘信號(hào)的周期，cntf為對(duì)所述快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Tf為所述快時(shí)鐘信號(hào)的周期。
3.一種基于FPGA的信號(hào)時(shí)差測量方法，其特征在于，包括以下步驟: 接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)，同時(shí)對(duì)所述慢時(shí)鐘信號(hào)進(jìn)行周期計(jì)數(shù)； 接收到第二信號(hào)時(shí)，產(chǎn)生第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)，并分別利用所述第一快時(shí)鐘信號(hào)的上升沿和第二時(shí)鐘信號(hào)的上升沿去檢測所述慢時(shí)鐘信號(hào)的電平，同時(shí)對(duì)所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)；所述第二快時(shí)鐘信號(hào)的周期與所述第一快時(shí)鐘信號(hào)的周期相同，且所述第二快時(shí)鐘信號(hào)比所述第一快時(shí)鐘信號(hào)延遲90度相位； 若利用所述第一快時(shí)鐘信號(hào)的上升沿或第二快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化，則產(chǎn)生一標(biāo)識(shí)信號(hào)，同時(shí)停止對(duì)所述第一快時(shí)鐘信號(hào)、第二快時(shí)鐘信號(hào)和所述慢時(shí)鐘信號(hào)信號(hào)的周期的計(jì)數(shù)； 根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期、所述第一快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)、所述第二快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
4.如權(quán)利要求3所述的基于FPGA的信號(hào)時(shí)差測量方法，其特征在于，所述相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差的步驟具體如下: 當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于上升沿，且所述標(biāo)識(shí)信號(hào)是基于所述第一快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(3)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:Tstart-Stop = cnts X Ts-Cntf X Tf (3) 當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于下降沿，且所述標(biāo)識(shí)信號(hào)是基于所述第一快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(4)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于上升沿，且所述標(biāo)識(shí)信號(hào)是基于所述第二快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(3)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
當(dāng)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平正好處于下降沿，且所述標(biāo)識(shí)信號(hào)是基于所述第二快時(shí)鐘信號(hào)產(chǎn)生的，則由以下公式(4)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差:
以上公式(3)至公式(5)中，Tstart-st()p為所述第一信號(hào)與第二信號(hào)的時(shí)差，cnts為對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Ts為所述慢時(shí)鐘信號(hào)的周期，cntf為對(duì)所述第一快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)，Tf為所述第一快時(shí)鐘信號(hào)、第二快時(shí)鐘信號(hào)的周期，cntf_90為對(duì)所述第二快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)后得到的周期個(gè)數(shù)。
5.一種基于FPGA的時(shí)間數(shù)字轉(zhuǎn)換器，用于測量兩信號(hào)的時(shí)差，其特征在于，包括以下單元: 慢時(shí)鐘發(fā)生單元，用于當(dāng)接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)； 快時(shí)鐘發(fā)生單元，用于當(dāng)接收到第二信號(hào)時(shí)，產(chǎn)生快時(shí)鐘信號(hào)，所述快時(shí)鐘信號(hào)的上升沿用于檢測所述慢時(shí)鐘信號(hào)的電平； 粗計(jì)數(shù)單元，用于對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，當(dāng)所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，停止計(jì)數(shù)； 細(xì)計(jì)數(shù)單元，用于對(duì)所述快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，當(dāng)所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，停止計(jì)數(shù)； 邊沿檢測單元，用于當(dāng)所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，產(chǎn)生一標(biāo)識(shí)信號(hào)，同時(shí)檢測所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿； 時(shí)間計(jì)算單元，用于根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述快時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
6.如權(quán)利要求5所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于，所述慢時(shí)鐘發(fā)生單元和快時(shí)鐘發(fā)生單元均包括時(shí)鐘管理單元和鎖存器； 所述慢時(shí)鐘發(fā)生單元的時(shí)鐘管理單元用于將來自FPGA外部的時(shí)鐘源信號(hào)進(jìn)行倍頻和/分頻，以形成所述慢時(shí)鐘信號(hào)； 所述慢時(shí)鐘發(fā)生單元的鎖存器用于對(duì)所述慢時(shí)鐘信號(hào)進(jìn)行鎖存，當(dāng)接收到所述第一信號(hào)時(shí)，輸出所述慢時(shí)鐘信號(hào)； 所述快時(shí)鐘發(fā)生單元的時(shí)鐘管理單元用于將來自FPGA外部的時(shí)鐘源信號(hào)進(jìn)行倍頻和/或分頻，以形成所述快時(shí)鐘信號(hào)； 所述快時(shí)鐘發(fā)生單元的鎖存器用于對(duì)所述快時(shí)鐘信號(hào)進(jìn)行鎖存，當(dāng)接收到所述第二信號(hào)時(shí)，輸出所述快時(shí)鐘信號(hào)。
7.如權(quán)利要求6所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于，所述慢時(shí)鐘發(fā)生單元和快時(shí)鐘發(fā)生單元使用同一時(shí)鐘管理單元。
8.一種基于FPGA的時(shí)間數(shù)字轉(zhuǎn)換器，用于測量兩信號(hào)的時(shí)差，其特征在于，包括以下單元: 慢時(shí)鐘發(fā)生單元，用于當(dāng)接收到第一信號(hào)時(shí)，產(chǎn)生慢時(shí)鐘信號(hào)； 快時(shí)鐘發(fā)生單元，用于當(dāng)接收到第二信號(hào)時(shí)，產(chǎn)生第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)，所述第一快時(shí)鐘信號(hào)的上升沿和第二快時(shí)鐘信號(hào)的上升沿用于檢測所述慢時(shí)鐘信號(hào)的電平； 粗計(jì)數(shù)單元，用于對(duì)所述慢時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，當(dāng)所述快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，停止計(jì)數(shù)； 細(xì)計(jì)數(shù)單元，用于對(duì)所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，當(dāng)所述第一快時(shí)鐘信號(hào)的上升沿或第二快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，停止計(jì)數(shù)； 邊沿檢測單元，用于當(dāng)所述第一快時(shí)鐘信號(hào)的上升沿或第二快時(shí)鐘信號(hào)的上升沿檢測到所述慢時(shí)鐘信號(hào)的電平發(fā)生變化時(shí)，產(chǎn)生一標(biāo)識(shí)信號(hào)，同時(shí)檢測所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿； 時(shí)間計(jì)算單元，用于根據(jù)所述標(biāo)識(shí)信號(hào)產(chǎn)生時(shí)，所述慢時(shí)鐘信號(hào)的電平是處于上升沿還是處于下降沿，結(jié)合所述慢時(shí)鐘信號(hào)的周期及計(jì)數(shù)所得的周期個(gè)數(shù)、所述第一快時(shí)鐘信號(hào)和第二快時(shí)鐘信號(hào)的周期、所述第一快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)、所述第二快時(shí)鐘信號(hào)計(jì)數(shù)所得的周期個(gè)數(shù)，相應(yīng)計(jì)算所述第一信號(hào)和第二信號(hào)的時(shí)差。
9.如權(quán)利要求8所述的時(shí)間數(shù)字轉(zhuǎn)換器，其特征在于，所述慢時(shí)鐘發(fā)生單元和快時(shí)鐘發(fā)生單元均包括時(shí)鐘管理單元，所述慢時(shí)鐘發(fā)生單元還包括鎖存器，所述快時(shí)鐘發(fā)生單元還包括第一鎖存器和第二鎖存器； 所述慢時(shí)鐘發(fā)生單元的時(shí)鐘管理單元用于將來自FPGA外部的時(shí)鐘源信號(hào)進(jìn)行倍頻和/分頻，以形成所述慢時(shí)鐘信號(hào)； 所述慢時(shí)鐘發(fā)生單元的鎖存器用于對(duì)所述慢時(shí)鐘信號(hào)進(jìn)行鎖存，當(dāng)接收到所述第一信號(hào)時(shí)，輸出所述慢時(shí)鐘信號(hào)； 所述快時(shí)鐘發(fā)生單元的時(shí)鐘管理單元用于將來自FPGA外部的時(shí)鐘源信號(hào)進(jìn)行倍頻和/或分頻，以形成所述第一快時(shí)鐘信號(hào)或第二快時(shí)鐘信號(hào)； 所述快時(shí)鐘發(fā)生單元的第一鎖存器用于對(duì)所述快時(shí)鐘信號(hào)進(jìn)行鎖存，當(dāng)接收到所述第二信號(hào)時(shí)，輸出所述第一,決時(shí)鐘信號(hào)； 所述快時(shí)鐘發(fā)生單元的第二鎖存器用于對(duì)所述快時(shí)鐘信號(hào)進(jìn)行鎖存，當(dāng)接收到所述第二信號(hào)時(shí)，輸出所述第二快時(shí)鐘信號(hào)。
10.如權(quán)利要求9所述的時(shí)間數(shù)字轉(zhuǎn)換器。其特征在于，所述慢時(shí)鐘發(fā)生單元和快時(shí)鐘發(fā)生單元使用同一時(shí)鐘管理單元。
【文檔編號(hào)】G04F10/04GK104199276SQ201410491346
【公開日】2014年12月10日 申請(qǐng)日期:2014年9月23日 優(yōu)先權(quán)日:2014年9月23日
【發(fā)明者】李亞鋒, 張振軍 申請(qǐng)人:李亞鋒