本實用新型涉及同步測量技術領域，具體涉及一種基于FPGA的高精度同步采樣裝置。

背景技術：

電力系統(tǒng)的快速發(fā)展，對時間同步的要求日益迫切，需要準確、安全、可靠的時鐘源，為電力系統(tǒng)各類運行設備提供準確的時間基準。由于全球定位系統(tǒng)(GPS)已經(jīng)成為全球共享并具有極高精度的時間發(fā)布系統(tǒng)，因而基于GPS的對時信號已在電力系統(tǒng)中得到了廣泛的應用。GPS對時信號的方式主要包括脈沖同步方式、串口信息同步方式、IRIG-B碼同步方式等，IRIG-B碼同步方式對時精確并簡化了對時回路，國家電網(wǎng)公司已明確要求逐步采用IRIG-B碼標準實現(xiàn)GPS裝置和相關系統(tǒng)或設備的對時。

IRIG-B由于對時精度高，解碼比較復雜，對硬件要求高?，F(xiàn)有技術中對于IRIG-B碼的解碼器采用微處理器來實現(xiàn)，由于微處理的順序執(zhí)行限制對于IRIG-B碼的解析將占用大量的處理時間，不能完整解算出高精度的時間碼，這將直接影響微處理對其它任務的響應。同時，解碼器輸出的時間信息為BCD碼格式，使用時還需增加額外的格式轉換模塊才能獲取所需的UTC時間。另外IRIG-B協(xié)議比較復雜，對開發(fā)人員要求也高。

技術實現(xiàn)要素：

針對上述問題中存在的不足之處，本實用新型提供一種基于FPGA的高精度同步采樣裝置，實現(xiàn)實時高精度同步采樣。

為實現(xiàn)上述目的，本實用新型提供一種基于FPGA的高精度同步采樣裝置，包括：采樣裝置GPS接收機、FPGA、CPU和本地晶振，所述采樣裝置與所述FPGA連接，所述GPS接收機與所述FPGA、所述CPU連接，所述本地晶振與所述FPGA連接，所述FPGA與所述CPU連接；

所述采樣裝置采集IRIG-B碼信號，采集后的信號輸入所述FPGA，所述GPS接收機接收GPS信號，所述GPS接收機輸出時間信號至所述FPGA和所述CPU，所述本地晶振的時鐘頻率作為基準，測量GPS信號秒脈沖的間隔，經(jīng)過所述FPGA處理后，IRIG-B碼信號都對應準確的GPS時間，實現(xiàn)同步采樣。

作為本實用新型進一步改進，所述FPGA包括解碼模塊、接口模塊、整形模塊、校準模塊和轉換模塊，所述解碼模塊與所述整形模塊連接，所述接口模塊與所述轉換模塊連接，所述整形模塊、所述校準模塊和所述轉換模塊依次連接；

所述采樣裝置將采集后的信號輸入所述解碼模塊，所述轉換模塊將轉換后的信號輸出至所述CPU。

作為本實用新型進一步改進，所述接口模塊提供采樣率配置接口；

所述IRIG-B碼信號輸入所述解碼模塊，所述解碼模塊實現(xiàn)IRIG-B碼的解碼，恢復出秒脈沖信號以及UTC時間；

所述整形模塊對所述解碼模塊恢復出秒脈沖信號進行整形，通過Kalman濾波算法獲得B碼的統(tǒng)計秒脈沖間隔周期數(shù)，生成整形后的秒脈沖信號；

所述校準模塊利用整形后的秒脈沖信號對所述本地晶振進行校準，并獲得本地晶振的時鐘加快、減慢控制向量；

所述轉換模塊利用所述接口模塊配置的采樣間隔周期數(shù)的整數(shù)部分和小數(shù)部分獲得ADC采樣控制脈沖，并對AD串行數(shù)據(jù)進行串并轉換，以及時間戳標記。

作為本實用新型進一步改進，所述FPGA還包括封包模塊，所述轉換模塊連接所述封包模塊，所述封包模塊將采樣得到的數(shù)據(jù)進行封包，并發(fā)送到所述CPU進行處理。

本實用新型的有益效果為：

1、本裝置基于IRIG-B碼通過FPGA進行本地晶振的校準，實現(xiàn)實時高精度同步采樣；

2、本裝置的采樣間隔誤差小于10ns，對于50MHz電網(wǎng)，僅相當于0.00018°相角；

3、本裝置的采樣速率可配置，可支持1-SMPS～65,600-SMPS；

4、本裝置基于FPGA實現(xiàn)對AD采樣芯片的自動控制，以及AD數(shù)據(jù)的串并轉換；

5、本裝置基于FPGA實現(xiàn)將AD采樣數(shù)據(jù)進行自定義格式封包或SV報文封包，并支持以太網(wǎng)發(fā)送；

6、本裝置還能在GPS信號和IRIG-B碼輸入信號中斷的情況下，實現(xiàn)高精度的自守時情況下的高精度同步采樣。

附圖說明

圖1為本實用新型一種基于FPGA的高精度同步采樣裝置的結構示意圖；

圖2為圖1中FPGA的具體結構框圖。

具體實施方式

如圖1所示，本實用新型實施例的一種基于FPGA的高精度同步采樣裝置，其特征在于，包括：采樣裝置GPS接收機、FPGA、CPU和本地晶振，采樣裝置與FPGA連接，GPS接收機與FPGA、CPU連接，本地晶振與FPGA連接，F(xiàn)PGA與CPU連接。

采樣裝置采集IRIG-B碼信號，采集后的信號輸入FPGA，GPS接收機接收GPS信號，GPS接收機輸出時間信號至FPGA和CPU，本地晶振的時鐘頻率作為基準，測量GPS信號秒脈沖的間隔，經(jīng)過FPGA處理后，IRIG-B碼信號都對應準確的GPS時間，實現(xiàn)同步采樣。

如圖2所示，F(xiàn)PGA包括解碼模塊、接口模塊、整形模塊、校準模塊和轉換模塊，解碼模塊與整形模塊連接，接口模塊與轉換模塊連接，整形模塊、校準模塊和轉換模塊依次連接，采樣裝置將采集后的信號輸入解碼模塊，轉換模塊將轉換后的信號輸出至CPU。

其中，接口模塊提供采樣率配置接口。

IRIG-B碼信號輸入解碼模塊，解碼模塊實現(xiàn)IRIG-B碼的解碼，恢復出秒脈沖信號以及UTC時間。

整形模塊對解碼模塊恢復出秒脈沖信號進行整形，通過Kalman濾波算法獲得B碼的統(tǒng)計秒脈沖間隔周期數(shù)，生成整形后的秒脈沖信號。

校準模塊利用整形后的秒脈沖信號對本地晶振進行校準，并獲得本地晶振的時鐘加快、減慢控制向量。

轉換模塊利用接口模塊配置的采樣間隔周期數(shù)的整數(shù)部分和小數(shù)部分獲得ADC采樣控制脈沖，并對AD串行數(shù)據(jù)進行串并轉換，以及時間戳標記。

進一步的，F(xiàn)PGA還包括可選的封包模塊。轉換模塊連接封包模塊，封包模塊將采樣得到的數(shù)據(jù)進行封包，并發(fā)送到CPU進行處理。

本實用新型的裝置基于IRIG-B碼通過FPGA進行本地晶振的校準，實現(xiàn)實時高精度同步采樣。采樣間隔誤差小于10ns，對于50MHz電網(wǎng)，僅相當于0.00018°相角。通過接口模塊可配置采樣速率，支持1-SMPS～65,600-SMPS。通過FPGA實現(xiàn)對AD采樣芯片的自動控制，以及AD數(shù)據(jù)的串并轉換，還可實現(xiàn)將AD采樣數(shù)據(jù)進行自定義格式封包或SV報文封包，并支持以太網(wǎng)發(fā)送。同時，還能在GPS信號和IRIG-B碼輸入信號中斷的情況下，實現(xiàn)高精度的自守時情況下的高精度同步采樣。

以上所述僅為本實用新型的優(yōu)選實施例而已，并不用于限制本實用新型，對于本領域的技術人員來說，本實用新型可以有各種更改和變化。凡在本實用新型的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內。