專利名稱：上拉電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種上拉電路，特別涉及一種適用于USB設(shè)備的上拉電路。
電子設(shè)備可以借助通用串行總線(USB)互相連接，USB規(guī)范規(guī)定了USB兼容設(shè)備的各種必須的特性。
USB規(guī)范規(guī)定了USB設(shè)備的兩種可能運行速度，定義為全速和低速。然后，USB規(guī)范還進一步規(guī)定了USB設(shè)備上所提供的、用于連接到相應(yīng)總線接線的兩個引腳，并要求當所述總線接線之一處于空閑狀態(tài)時，USB設(shè)備應(yīng)當將該總線接線上拉到特定電壓。如果D+引腳被上拉到所需的電壓，就表示該設(shè)備能夠全速運行，而當D-引腳被上拉到所需電壓時，就表示該設(shè)備只能夠低速運行。
使電池供電的便攜式設(shè)備做到USB兼容是合乎需要的，但這些設(shè)備通常具有低電壓供電，這就使得這些設(shè)備很難將所需總線接線拉到規(guī)定的電壓。
在某些情況下，所需電壓能夠從該總線電壓提供。但是，USB規(guī)范也定義了或者能夠作為USB主機、或者能夠作為外設(shè)運行的運行中(OTG)設(shè)備。這些設(shè)備不能只由總線電壓供電，這是因為，當它們作為主機運行時，它們必須提供該總線電壓。所以，在USB OTG設(shè)備情況下，必須考慮特定的因素。
此外，將上拉電路集成到該USB設(shè)備意味著電阻只能夠以較大的偏差來實現(xiàn)。這對于上拉電路的構(gòu)成又施加了進一步限制。
根據(jù)本發(fā)明，提供了一種上拉電路，它包括構(gòu)成反饋電路的部件的運算放大器，它的作用是使上拉電路的輸出等于參考電壓輸入。
根據(jù)本發(fā)明的另一個方面，該上拉電路構(gòu)成了被用來組合到USB設(shè)備中去的USB收發(fā)器部件。當該USB設(shè)備的供電電壓足夠高時，它被用來提供所需的上拉電壓，反饋電路則包括運算放大器，該運算放大器只是在該USB設(shè)備的供電電壓不夠高以至于無法提供所需工作電壓時才被啟動。在這種情況下，該USB總線電壓被用來生成作為該反饋電路輸入的參考電壓。


圖1是根據(jù)本發(fā)明的一個方面的USB OTG設(shè)備的示意圖。
圖2是圖1所示USB設(shè)備中根據(jù)本發(fā)明的另一個方面的上拉電路的電路圖。
圖1表示根據(jù)本發(fā)明的第一方面的USB設(shè)備。
在本發(fā)明的該優(yōu)選實施例中，該USB設(shè)備是雙工的運行中(OTG)設(shè)備，按照USB規(guī)范的定義，這意味著它能夠根據(jù)它的使用環(huán)境作為USB主機或者作為USB外設(shè)運行。但是，本發(fā)明也同樣可以適用于其他USB設(shè)備。
于是，圖1表示USB OTG設(shè)備10，它具有一個功能模塊12，該功能模塊執(zhí)行該USB設(shè)備的許多希望的操作功能。舉例來說，USB設(shè)備10可以是微處理器或者數(shù)字信號處理器，這時，功能模塊12就執(zhí)行微處理器或數(shù)字信號處理器的功能。
USB設(shè)備10還包括USB收發(fā)器14，它的一個作用是建立USB設(shè)備10通過USB總線與其他這類設(shè)備的連接。USB設(shè)備10還具有某種USB連接，包括總線引腳Vbus以及總線接線D+和D-。D+總線接線16和D-總線接線18上的信號表示USB設(shè)備10對其他USB設(shè)備的狀態(tài)。
更具體地講，當D+總線接線16和D-總線接線18被上拉到范圍為2.7V～3.6V的指定電壓時，就表示USB設(shè)備10作為USB外設(shè)運行。當D+總線接線16和D-總線接線18通過閉合開關(guān)20、22而被下拉，從而使這些總線接線通過各自的電阻24、26接地時，就表示USB設(shè)備10作為USB主機運行。當D+總線接線16被如此上拉或下拉時，就表示USB設(shè)備10能夠按照USB規(guī)范所定義的全速運行。當D-總線接線18被如此上拉或下拉時，就表示USB設(shè)備10能夠按照USB規(guī)范定義的低速運行。
至此所述，USB設(shè)備10是一般常規(guī)的，所以對該設(shè)備的其他功能和特性并未詳加說明。
圖2更詳細地表示了USB收發(fā)器14中的上拉電路的形式。在本發(fā)明的優(yōu)選實施例中，該USB收發(fā)器可以是集成電路，該電路包括兩個這樣的上拉電路，而且還包括下拉電阻24、26以及它們的相應(yīng)開關(guān)20、22，再加上從USB設(shè)備10的供電電壓Vbat構(gòu)成調(diào)整電壓Vreg(譬如3.3V)的DC-DC調(diào)整器。USB收發(fā)器14最好還包括用于執(zhí)行其他所需特性的其他電路，這可以是某種通常已知類型的電路。舉例來說，USB收發(fā)器14最好還包括用于形成識別信號的電路以及用于監(jiān)測和脈動調(diào)節(jié)(pulsing)該總線接線的電路。
如圖1所示，該USB收發(fā)器接收總線電壓Vbus作為輸入，從功能模塊10接收偏置電流Ibias，還從功能模塊10接收邏輯信號輸入PU_EN*和IDLE。圖2表示連接到D+接線16的上拉電路的形式。因此，在USB收發(fā)器14中，存在另一個連接到D-接線18的這類上拉電路。
當USB設(shè)備10處于空閑方式時，邏輯信號輸入IDLE變高。在這種情況下，要求USB設(shè)備應(yīng)當表明它能夠作為USB主機運行還是作為USB外設(shè)運行，并表明它能以全速運行還是只能以低速運行。在需要這個上拉電路運行時，邏輯信號輸入PU_EN*變低。于是，在該上拉電路被連接到D+接線16的情況下，當該USB設(shè)備能夠作為USB外設(shè)以全速運行時，這個邏輯輸入是低信號。
因而，當USB設(shè)備10做為USB主機運行時，下拉電阻24、26都通過閉合開關(guān)20、22而被激活。然后，該USB設(shè)備就能夠通過檢測哪一個上拉電阻被激活來探測另一個連接的USB設(shè)備是以全速運行還是低速運行。當USB設(shè)備10做為USB外設(shè)運行時，這兩個上拉電路之一被激活。當USB設(shè)備以全速運行時，連接到D+接線16的上拉電路被激活，而當USB設(shè)備以低速運行時，連接到D-接線18的上拉電路被激活。
圖2所示的上拉電路被連接到D+接線16，下文將以此為基礎(chǔ)進一步加以說明，不過，連接到D-接線18的上拉電路實際上完全相同，盡管需要邏輯信號來保證按照需要去激活適當?shù)碾娐贰?br> USB設(shè)備10的供電電壓Vbat被施加到比較器模塊32以判斷供電電壓Vbat是否超過3V。比較器模塊32的輸出以及邏輯信號輸入PU_EN*和IDLE被施加到邏輯電路34。當供電電壓Vbat低于3V時，邏輯電路34動作，使D+總線接線16上的輸出電壓由有源上拉電路36從總線電壓Vbus生成。但是，當供電電壓Vbat超過3V時，不需要有源上拉電路36，D+總線接線16上的輸出電壓由另一個上拉電路37從供電電壓Vbat生成。
有源上拉電路36包括運算跨導(dǎo)(OTA)放大器38，它在其非反相輸入端上接收參考電壓Vref。參考電壓Vref由串聯(lián)連接在總線電壓Vbus和地之間的一串5個二極管40、42、44、46、48生成。眾所周知，二極管40、42、44、46、48的電阻取決于它們各自的寬/長(W/L)比，它們可以被調(diào)節(jié)得使參考電壓Vref為一個希望值。舉例來說，對5V的標稱總線電壓而言，3.1V～3.2V范圍內(nèi)的參考電壓Vref通常就足敷使用，對于總線電壓±10％的波動，可保證參考電壓Vref仍然在對D+總線接線16上的上拉電壓所規(guī)定的2.7V～3.6V范圍之內(nèi)。通常，二極管40、42、44、46、48的電阻足夠高，以至于通過這些二極管的是最小泄漏電流(譬如最大2μA)。
OTA放大器38的輸出端50被連接到第一NMOS晶體管52的柵極。第一NMOS晶體管52的漏極被連接到總線電壓Vbus，第一NMOS晶體管52的源極被連接到D+總線接線16，D+總線接線16又被連接到OTA放大器38的反相輸入。
第一PMOS晶體管54的漏極被連接到總線電壓Vbus，它的源極被連接到OTA放大器38的輸出端50。第一PMOS晶體管54的柵極從邏輯電路34接收邏輯信號，該邏輯信號也被提供給OTA放大器38的使能輸入。
另一個上拉電路37包括第二PMOS晶體管56，它的漏極被連接到調(diào)整電壓Vreg(譬如3.3V)，該電壓從USB設(shè)備10的供電電壓Vbat生成，它的源極經(jīng)由第一上拉電阻58被連接到D+總線接線16。第二PMOS晶體管56的柵極從邏輯電路34接收第二邏輯信號。
該另一個上拉電路37還包括第三PMOS晶體管60，它的漏極被連接到第二PMOS晶體管56的源極，它的源極經(jīng)由第二上拉電阻62被連接到D+總線接線16。第三PMOS晶體管60的柵極從邏輯電路34接收第三邏輯信號。
在邏輯電路34中，邏輯信號輸入PU_EN*經(jīng)由第一反相器64被連接到第一OR(“或”)門66的第一輸入。邏輯信號輸入IDLE被連接到第一OR門66的第二輸入。
第一OR門66的輸出被連接到NAND(“與非”)門68的第一輸入。比較器模塊32的輸出被連接到NAND門68的第二輸入。
比較器模塊32的輸出還被連接到NOR(“或非”)門70的第一輸入。第一OR門66的輸出經(jīng)由第二反相器72被連接到NOR門70的第二輸入。
邏輯信號輸入PU_EN*還被連接到第二OR門74的第一輸入。NOR門70的輸出被連接到第二OR門74的第二輸入。
NOR門70的輸出構(gòu)成有源上拉電路36的第一邏輯信號輸入，具體地說是第一PMOS晶體管54的柵極的輸入和OTA 38的使能信號輸入。第二OR門74的輸出構(gòu)成另一個上拉電路37的邏輯信號輸入，具體地說是第二PMOS晶體管56的柵極的輸入。NAND門68的輸出構(gòu)成另一個上拉電路37的第二邏輯信號輸入，具體地說是第三PMOS晶體管60的柵極輸入。
所以邏輯電路的運行方式是，當邏輯信號輸入PU_EN*低而邏輯信號輸入IDLE高時，該上拉電路被激活，它將2.7V～3.6V范圍內(nèi)的電壓加到D+總線接線16，從而表明該USB設(shè)備能夠作為USB外設(shè)以全速運行。
更具體地講，在該設(shè)備運行時，當邏輯信號輸入IDLE高而且供電電壓Vbat超過3V時，就認為該供電電壓足以提供D+總線接線16上的輸出電壓。于是，當比較器模塊32判斷供電電壓Vbat超過3V時，有源上拉電路36的第一邏輯信號輸入，具體地講是OTA 38的使能信號輸入，就變低。所以，OTA 38被禁止。同時，另一個上拉電路37的第一和第二邏輯信號輸入，具體地講分別是第二和第三PMOS晶體管56、60的柵極輸入，也變低。結(jié)果，PMOS晶體管56、60導(dǎo)通，D+總線接線16上的電壓被提高到從供電電壓Vbat獲得的調(diào)整電壓Vreg的水平，電阻器58、62的電阻值使它們上面的電壓降足夠小，從而對供電電壓大于3V的所有值而言，D+總線接線16上的電壓至少為2.7V。
電阻器58、62上的電壓降取決于電阻器58、62的復(fù)合電阻以及作為USB主機運行的設(shè)備中的下拉電阻器124的電阻值。根據(jù)“USB規(guī)范修訂版2.0，USB工程變更說明”，這個下拉電阻器的值應(yīng)當在14.25kΩ～24.8kΩ范圍之內(nèi)。這意味著該空閑電壓幾乎被上拉到調(diào)整電壓Vreg。
然而，當邏輯信號輸入IDLE低時，即該設(shè)備處于激活狀態(tài)而不是空閑狀態(tài)時，沒有必要維持該空閑電壓，不過上拉電阻太低是不利的，因為它會反過來影響被傳輸信號的質(zhì)量。在這種情況下，該邏輯電路運行使電阻器62從該電路切斷，所以該上拉電阻值增加。根據(jù)“USB規(guī)范修訂版2.0，USB工程變更說明”，當該設(shè)備處于空閑狀態(tài)時，上拉電阻值應(yīng)在900Ω～1575Ω的范圍之內(nèi)，而當所聯(lián)的USB主機設(shè)備處于激活狀態(tài)時，則在1425Ω～3090Ω的范圍之內(nèi)。
當比較器模塊32判斷供電電壓Vbat低于3V時，另一個上拉電路37的第一和第二邏輯信號輸入變高。結(jié)果，PMOS晶體管56、60被關(guān)斷。同時，有源上拉電路36的第一邏輯信號輸入，具體地講是OTA 38的使能信號輸入，也變高。所以，OTA 38啟動。同時，第一PMOS晶體管54的柵極電壓增高，從而使這個晶體管被關(guān)斷。
所以，OTA 38構(gòu)成了反饋回路的基礎(chǔ)，它的作用是將D+總線接線16上的電壓拉到參考電壓Vref的水平，因為，通常對于運算放大器，OTA的非反相輸入和反相輸入必須具有相同的電壓水平。更具體地講，第一NMOS晶體管52作為電流源運行，它由OTA 38控制，所以將D+總線接線16上的電壓保持在參考電壓Vref的水平。
由于有源上拉電路36包括反饋回路，所以必須考慮它的穩(wěn)定性。圖2將D+總線接線16上的電容表示為電容器76，其電容值為C1。實際中，電容值C1可以是0pF～1000pF之間的任何值，所以反饋回路必須包括一個內(nèi)部主極點，從而使該反饋回路的穩(wěn)定性不取決于電容值C1。在本發(fā)明的該優(yōu)選實施例中，這是通過在該OTA中包括一個數(shù)值為4.5pF的米勒電容器來實現(xiàn)的。
在本發(fā)明的該優(yōu)選實施例中，圖1所示的下拉電阻器24、26也被集成到USB收發(fā)器14中。如果USB設(shè)備10作為USB主機運行，那么為了使電阻器24、26起作用，就閉合開關(guān)20、22。
所以，提供了上拉電路以及相應(yīng)的USB收發(fā)器電路，它們保證即使對低電壓設(shè)備，USB設(shè)備的D+(需要時為D-)總線接線上的電壓也能被保持在所需的水平，而不管現(xiàn)有總線電壓中的可能波動。
根據(jù)本發(fā)明的優(yōu)選實施例的上拉電路判斷現(xiàn)有電池電壓是否足以提供D+或D-接線上所需的電壓，只是在現(xiàn)有電池電壓不足時才激活有源上拉電路。不過，對于那些不具有采用電池電壓提供D+或D-接線上所需電壓的選擇功能的USB設(shè)備，也采用基于OTA 38的、有源上拉電路。
對于熟悉該技術(shù)的人員顯而易見的是，對該電路可以做出其他修改而基本不改變它的作用。舉例來說，該有源上拉電路中的某些或全部PMOS或NMOS晶體管可以用NMOS或PMOS晶體管來替代，如果這樣，對所用的邏輯信號要做適當?shù)淖兏?br> 權(quán)利要求
1.一種上拉電路，包括運算放大器，具有連接到其第一輸入的參考電壓輸入；以及由該運算放大器的輸出控制的第一晶體管，該第一晶體管具有被連接到第一供電電壓輸入的第一接線端，并具有被連接到上拉電路輸出和該運算放大器的第二輸入的第二接線端；從而，當該運算放大器被激活時，它使該上拉電路輸出電壓等于該參考電壓輸入上的電壓。
2.如權(quán)利要求1的上拉電路，還包括串聯(lián)連接在該第一供電電壓輸入和地之間的多個二極管，該參考電壓輸入被連接在上述串聯(lián)二極管的中間點。
3.如權(quán)利要求1或2的上拉電路，其中該運算放大器的第一輸入是非反相輸入，而該運算放大器的第二輸入是反相輸入。
4.如權(quán)利要求1、2或3的上拉電路，其中該第一晶體管是NMOS晶體管。
5.如前述任意一項權(quán)利要求的上拉電路，還包括第二晶體管，具有被連接在該第一供電電壓輸入和該運算放大器輸出之間的導(dǎo)通通路，其被控制成在該運算放大器激活時被關(guān)斷。
6.如權(quán)利要求5所要求的上拉電路，其中第二晶體管是PMOS晶體管。
7.如前述任意一項權(quán)利要求的上拉電路，還包括可被切換地連接在第二供電電壓輸入和該上拉電路輸出之間的上拉電阻；以及用來判斷該第二供電電壓輸入上的電壓是否大于門限電壓的邏輯電路，而且當判斷該第二供電電壓輸入上的電壓大于該門限電壓時，禁止該運算放大器并將該上拉電阻連接到該第二供電電壓輸入和該上拉電路輸出之間，而且當判斷該第二供電電壓輸入上的電壓不大于該門限電壓時，激活該運算放大器并切斷該上拉電阻。
8.如權(quán)利要求7的上拉電路，其中該上拉電阻可被切換地連接在從該第二供電電壓輸入獲得的調(diào)整電壓與該上拉電路輸出之間。
9.如權(quán)利要求7或8的上拉電路，其中該上拉電阻包括當該上拉電路處于空閑狀態(tài)時被并聯(lián)在該第二供電電壓輸入和該上拉電路輸出之間的第一和第二電阻器，而且其中上述電阻器之一在該上拉電路處于激活模式時被停用從而增加該上拉電阻。
10.一種USB收發(fā)器，包括如權(quán)利要求1的上拉電路，其中該第一接線端可以被連接到USB總線電壓。
11.一種用于USB設(shè)備的USB收發(fā)器，該USB收發(fā)器包括如權(quán)利要求7的上拉電路，其中該第一接線端可以被連接到USB總線電壓，而且其中該上拉電路的第二供電電壓輸入可以被連接到該USB設(shè)備的供電電源。
12.如權(quán)利要求11的USB收發(fā)器，還包括用于從該USB設(shè)備的供電電源形成調(diào)整電壓的DC-DC變換器，其中該上拉電阻可以被切換連接到該調(diào)整電壓和該上拉電路輸出之間。
13.如權(quán)利要求10、11或12的USB收發(fā)器，還包括其上拉電路輸出被連接到USB設(shè)備的D+接線的第一上拉電路，以及其上拉電路輸出被連接到USB設(shè)備的D-接線的第二上拉電路。
14.如權(quán)利要求10～13中任何一項的USB收發(fā)器，適合用于USB運行中設(shè)備。
15.一種USB設(shè)備，包括如權(quán)利要求10～13中任何一項的USB收發(fā)器。
16.一種USB運行中設(shè)備，包括如權(quán)利要求10～13中任何一項的USB收發(fā)器。
全文摘要
一種上拉電路，包括構(gòu)成反饋電路的部件的運算放大器，作用是使上拉電路輸出等于參考電壓輸入。該上拉電路可以構(gòu)成被用來組合到USB設(shè)備中去的USB收發(fā)器的部件。當該USB設(shè)備的供電電壓足夠高時，它被用來提供所需的上拉電壓，反饋電路包括該運算放大器，該運算放大器只是在該USB設(shè)備供電電壓不夠高以至于無法提供所需上拉電壓時才被啟動。在這種情況下，該USB總線電壓被用來生成作為該反饋電路輸入的上述參考電壓。
文檔編號G05F1/56GK1906853SQ200480040470
公開日2007年1月31日 申請日期2004年12月29日 優(yōu)先權(quán)日2004年1月15日
發(fā)明者里克·F·J·斯托佩爾, 熱羅姆·謝 申請人:皇家飛利浦電子股份有限公司