專利名稱：監(jiān)控電源電壓的電路裝置的制作方法
技術領域：
本發(fā)明涉及一種電路裝置，用于監(jiān)控外部電源電壓并可靠地鎖定以內部第二電源電壓的電平從邏輯電路發(fā)射的信號。
背景技術：
大多數移動電子設備包括用于提供電流和電壓的電池或可充電電池。在操作期間，當用戶替換可充電電池時，該外部電源電壓降低到完全放電電平，或外部電源電壓甚至會完全崩潰(collapse)。
例如移動電話的電子移動設備或例如PDA(個人數字助理)的電子筆記本經常還不得不至少提供初級功能，即使當電池放電時。為此，通常提供了第二備用電池或較大緩沖電容器，這產生了在有限時間周期內的內部電源電壓。這種輔助電源電壓可能會下降到非常低的值，低于用于在電子設備中使用的電路的額定電源電壓。
電器通常包括利用不同技術設計的大量集成電路。然后，例如利用具體的功率節(jié)約技術(例如CMOS技術)來設計必須提供初級功能的這些集成電路，以便即使當第二電源電壓處于極端電平時，也能夠運行例如實時時鐘的功能。將這些提供了初級功能的電路設計為需要較低電壓的電路。
作為可充電電池放電或去除的結果，如果外部電源電壓降低，必須可靠地產生復位信號或其它控制信號，所述控制信號向低電壓電路指示了在主功率源或電壓源故障期間電池只應當提供初級操作。在這種情況下，對于產生復位信號的電路，重要的是在變化中產生復位信號或承載非常低電源電壓的控制信號的可靠邏輯電平。
在沒有特別措施的前提下，電源電壓低于相應技術(例如BiCMOS)的額定值的邏輯電路中的數字信號的邏輯電平變得不可靠的。其中，這是因為當電源電壓低于額定時出現(xiàn)的信號電平不再足以正確地驅動邏輯電路中開關晶體管的柵極。于是，輸出信號在H(高)和L(低)電平之間不可靠地波動，或處于這兩個電平之間的非確定電平。因此，需要特別措施以便即使在電源電壓低于正常時，也能產生確定的H和L電平用于各個控制信號。
根據現(xiàn)有技術，已知具有上拉(pull-up)或下拉(pull-down)電阻器的電路裝置用于CMOS邏輯設備。
圖1示出了根據現(xiàn)有技術的電路。邏輯電路LS由具有輸入E和輸出A的反向器構成，包括其可控路徑在電源電壓VDD和地GND之間串聯(lián)的PMOS晶體管P和NMOS晶體管N，其中在用于輸入信號Z1的輸入E處，MOS晶體管的柵極連接彼此相連。輸出A通過MOS晶體管P、N與兩個可控路徑之間的節(jié)點K相連。此外，下拉電阻器R與輸出A相連并當電源電壓低于正常時，將在輸出處產生的信號Z2拉到地GND。
邏輯電路LS和例如所述的反向器通常用作更通用邏輯電路的輸出驅動器。在正常的操作期間，即，當電源電壓足夠時，反向輸入信號Z1以形成輸出信號Z2，并且在輸出A處將其發(fā)射。然而，如果電源電壓下降到低于額定電源電壓(由例如CMOS的所使用的技術管理)，晶體管P、N不再可靠地操作，并且不再產生任何電流。在這種情況下，下拉電阻器R“獲勝”并將輸出A處的電勢拉到L電平或地GND?？煽康乇３州敵隹刂菩盘朲2’的零或L電平，直到電源電壓VDD完全崩潰。
圖1中具有下拉電阻器的根據現(xiàn)有技術的電路裝置的主要缺點在于，如果由輸入信號Z1驅動PMOS晶體管P以便在輸出A處產生H電平作為輸出信號，則在正常操作期間，電流也會通過電阻器R耗散。因此，增大的功率消耗導致電池的快速放電，并由此導致具有較短操作周期的相應設備。
歐洲專利申請EP 0 999 493 A2說明了一種用于電壓監(jiān)控和產生復位信號的電路裝置。相應的CMOS電路需要參考電壓源和比較器電路。與設備中的其它集成電路相比，在具有不同技術的電路的設備中設置了電路，因此，利用能夠在最低可能電源電壓處操作的技術來設計電路。使用低電壓電路來產生復位信號的缺點在于，利用該非常低電壓技術的邏輯門也不能超出特定電源電壓電平以外，于是，復位信號作為寄生漏電流的函數而波動。另一個缺點在于不能直接由電池或可充電電池電源電壓向各個低電壓技術供電。此外，下降到能夠發(fā)射作為復位信號和鎖定信號的確定H電平和L電平的電壓閾值取決于比較器和參考電壓源的功率消耗。

發(fā)明內容
因此，本發(fā)明的目的是提供一種當電源電壓低于正常時能夠監(jiān)控功率源并可靠鎖定信號電平的電路裝置，能夠可靠地產生下降到極端低殘余電源電壓的確定邏輯電平，節(jié)約功率并能夠不費力地進行集成。
通過具有專利權利要求1的特征的電路裝置能夠實現(xiàn)本目的，所述電路裝置用于當外部電源電壓電平減小時，監(jiān)控電源電壓并可靠地鎖定以電源電壓電平從邏輯電路發(fā)射的信號。
能夠各個從屬權利要求中發(fā)現(xiàn)本發(fā)明的優(yōu)勢改進和設計。
因此，提出了一種電路裝置，用于監(jiān)控外部電源電壓并可靠地鎖定以低于正常的內部電源電壓的電壓電平從邏輯電路發(fā)射的信號，所述電路裝置具有分壓器，連接在第一和第二外部電源電壓之間，并產生用于開關信號的電勢電平。根據本發(fā)明的電路裝置還具有可控開關，將具有第一和第二內部電源電壓的內部電源電壓與邏輯電路分離，以便作為從開關信號產生的鎖定信號的功能來使邏輯電路無效(deactivate)。此外，設置了高值電阻器，用于將從已無效的邏輯電路中發(fā)射的信號拉到兩個內部電源電壓之一的電平。
根據本發(fā)明的電路裝置的優(yōu)點在于，即使當電源電壓非常低，并實際上低至外部電壓源的完全崩潰，也因此導致內部電源電壓的崩潰時，將從邏輯電路發(fā)射的信號設置為兩個內部電源電壓電平之一。因此，電路裝置產生了邏輯上參考內部電源電壓電平之一的可靠信號并隨后分別減小了內部電源電壓電平。由于設計電阻器以具有高電阻，與現(xiàn)有技術相比，實質上沒有消耗附加功率。
有利地，設計根據本發(fā)明的電路裝置中的分壓器，以便當邏輯電路處理參考外部電源電壓的輸入信號時，在外部電源電壓下降期間從邏輯電路接收到的輸入信號的一個和多個電平變得不可接受之前，鎖定信號使邏輯電路無效。該優(yōu)點意味著在邏輯電路的輸入信號(參考或參照外部電源電壓)在H電平和L電平之間波動并由此由于外部電源電壓過低而不再明確之前，電路裝置產生已鎖定信號。
根據本發(fā)明的電路裝置的一個優(yōu)選實施例，設置了監(jiān)控電路，具有用于施加第一外部電源電壓的第一電源電壓連接、用于施加第二外部電源電壓的第二電源電壓連接和用于發(fā)射鎖定信號的至少一個輸出。
在這種情況下，在電源電壓連接之間連接了至少兩個電阻器，作為分壓器，并且在電阻器之間產生鎖定信號，作為能夠被分接的電壓電勢的函數。
邏輯電路具有第一電源電壓連接和第二電源電壓連接，其中將第二內部電源電壓施加到第二電源電壓連接；用于輸入信號的控制信號輸入；以及輸出，用于邏輯電路從輸入信號產生的信號。
在第一內部電源電壓和邏輯電路的第一電源電壓連接之間設置了可控開關，作為鎖定信號的功能，可控開關將第一內部電源電壓與邏輯電路的第一電源電壓連接相連。在邏輯電路的輸出和第二內部電源電壓之間設置了高值電阻器。
在一個優(yōu)選實施例中，內部和外部第一電源電壓以及內部和外部第二電源電壓分別處于相同的電壓電平。在這種情況下，當電源電壓崩潰時，根據本發(fā)明的電路裝置保證了可靠的輸出信號的自鎖定。
根據本發(fā)明的電路裝置的一個優(yōu)選實施例，監(jiān)控電路具有用于施加第一內部電源電壓的第三電源電壓連接，并且具有用于施加第二內部電源電壓的第四電源電壓連接。
此外，監(jiān)控電路具有第三電阻器、具有可控路徑和柵極連接的第一MOS晶體管以及具有可控路徑和柵極連接的第二MOS晶體管，其中第三電阻器和兩個可控路徑在兩個內部電源電壓之間串聯(lián)，且開關信號與第二MOS晶體管的柵極連接相連。
監(jiān)控電路還提供了具有可控路徑和柵極連接的互補MOS晶體管，并且具有第四電阻器，其中通過互補MOS晶體管的可控路徑和第四電阻器在兩個內部電源電壓之間串聯(lián)。將互補MOS晶體管的柵極連接與第三電阻器和通過第一MOS晶體管的可控路徑之間的電勢節(jié)點相連，并且將第一MOS晶體管的柵極連接與通過互補MOS晶體管的可控路徑和第四電阻器之間相連。
根據優(yōu)選的設計，監(jiān)控電路具有第三MOS晶體管，包括可控路徑和柵極連接，其中將通過第三MOS晶體管的可控路徑與互補MOS晶體管的柵極連接和第二內部電源電壓之間相連。將開關信號與第三MOS晶體管的柵極連接相連。監(jiān)控電路產生能夠在互補MOS晶體管的柵極連接處被分接的第一鎖定信號以及能夠在第一MOS晶體管的柵極連接處被分接的第二鎖定信號。
優(yōu)選的設計提供了兩個鎖定信號，因此能夠在參考第一內部電源電壓的電平處或參考第二內部電源電壓的電平處鎖定來自相連邏輯電路的輸出電平。
根據本發(fā)明的電路裝置的另一種有利設計，監(jiān)控電路還具有第一和第二MOS控制晶體管，分別包括可控路徑和柵極連接。在這種情況下，將通過第一MOS控制晶體管的可控路徑與通過第一和第二MOS晶體管的可控路徑之間相連，并將通過第二MOS控制晶體管的可控路徑與互補MOS晶體管的柵極連接和通過第三MOS晶體管的可控路徑之間相連。將外部控制信號施加到兩個MOS控制晶體管的柵極連接。
該有利設計還提供了即使在額定外部電源電壓處，利用外部控制信號，在兩個內部電源電壓電平之一的每一種情況下進行鎖定。
在根據本發(fā)明的電路裝置的一個優(yōu)選實施例中，一個或多個可控開關具有包括可控路徑和柵極連接的MOS開關晶體管，其中鎖定信號與各個MOS開關晶體管的柵極連接相連。在內部電源電壓之一和各個邏輯電路的電源電壓連接之間設置了通過MOS開關晶體管的可控路徑。
優(yōu)選地，邏輯電路具有作為輸出驅動器的反向器。在正常操作期間，反向器的優(yōu)點在于明確了來自邏輯電路的輸出電平并且能夠容易地將根據本發(fā)明的高值電阻器與一個輸出相連。
優(yōu)選地，利用第一MOS技術來設計根據本發(fā)明的電路裝置，來自邏輯電路的控制信號驅動利用第二技術設計的電路。在這種情況下，特別有利的是，能夠在高于第二技術的電源電壓處操作第一技術。在這種情況下，例如，在能夠直接與外部或電池電源電源相連的領域中提供了根據本發(fā)明的電路裝置，并向低電源電壓領域中的電路提供可靠、或許鎖定的控制信號。


參考附圖，本發(fā)明的其它有利改進和設計是從屬權利要求和說明書的主題。
參考典型實施例和示意圖，下面將更詳細地說明本發(fā)明，其中圖1示出了根據現(xiàn)有技術具有下拉電阻器的電路；圖2示出了根據本發(fā)明的一個優(yōu)選實施例的電路裝置；圖3示出了根據本發(fā)明電路裝置的功能框的一個實施例的方框圖；圖4示出了本發(fā)明一個應用示例的方框圖；以及圖5示出了基于本發(fā)明的有利設計，根據本發(fā)明的電路裝置。
具體實施例方式
附圖中相同或功能相同的元件使用了相同的參考符號。
說明書的背景技術中已經說明了圖1。
圖2示出了本發(fā)明的一個優(yōu)選實施例的電路裝置。
電路裝置1具有監(jiān)控電路2，包括用于施加第一外部電源電壓VBAT1的第一電源電壓連接3、用于施加第二外部電源電壓VBAT2的第二電源電壓連接4、在電源電壓連接3和4之間串聯(lián)的兩個電阻器6和7、以及與兩個電阻器6和7之間的電勢節(jié)點25相連的輸出5。在電勢節(jié)點25處降低電壓電勢VLOCK，并且能夠在輸出5處分接為鎖定信號LOCKP。
鎖定信號通向功能框201，功能框201具有作為邏輯電路8的反向器和作為可控開關的PMOS開關晶體管15，以及與邏輯電路的輸出12和第二內部電源電壓VSS相連的高值電阻器14。
通過PMOS開關晶體管15的可控路徑與第一內部電源電壓VDD和邏輯電路的第一電源電壓連接9之間相連。鎖定信號LOCKP通向PMOS開關晶體管15的柵極連接。
邏輯電路8或反向器具有PMOS晶體管26和NMOS晶體管27，所述晶體管的可控路徑與邏輯電路8的第一電源電壓連接9和被施加了第二內部電源電壓VSS的第二電源電壓連接10之間相連。PMOS晶體管26和NMOS晶體管27的柵極連接彼此相連，并共同與邏輯電路8的輸入11相連。向輸入11提供與外部電源電壓電平BAT1和BAT2相關的控制信號Z1。在這種情況下，H電平不必與第一外部電源電壓相對應。其可以與外部電源電壓成比例，或利用某些其它非線性關系來參照外部電源電壓。能夠分接已反向輸入信號，作為MOS晶體管26和27的可控路徑之間的輸出信號Z2，并將其通向反向器8的輸出12。
作為示例，下面的文本基于假設邏輯H電平對應于第一外部電源電壓VBAT1，而邏輯L電平對應于第二外部電源電壓VBAT2。當然，其它用于邏輯電平的參考也是可以的。對于這里不再考慮的用于較高電平電路設計的各個技術，當外部電源電壓VBAT1、VBAT2處于額定值，具體地，向邏輯電路提供輸入信號Z1時，作為鎖定信號LOCKP的結果，PMOS開關晶體管15具有較低阻抗，并將第一電源電壓VDD通向反向器8。分壓器中的電阻器6、7具有電阻，以使在正常操作期間，可控開關13將內部電源電壓VDD通向邏輯電路8或反向器，即，利用額定外部電源電壓(具體地，向通常需要比VDD、VSS更高電壓的較高電平電路部分提供電源)。
如果外部電源電壓VBAT1減小，例如在電池正在放電期間，則由于鎖定信號LOCKP的下降電平VLOCK，PMOS晶體管15的阻抗持續(xù)變高。在這種情況下，例如外部和內部電源電壓電平相等，VBAT1＝VDD且VBAT2＝VSS，當電源電壓范圍減小時，面向第一電源電壓VDD的MOS開關晶體管15的源極S和處于在分壓器6、7兩端下降的電壓電勢的該MOS開關晶體管的柵極G之間的電壓下降。隨后，當電源電壓下降時，MOS開關晶體管15切斷邏輯電路并對使其無效。
在該優(yōu)選實施例中，以下文本基于假設VBAT1＝VDD且VBAT2＝VSS。
如果到邏輯電路8的輸入信號利用H電平指示了在電源電壓VDD、VSS中存在電壓降，或作為結果，其中使用了根據本發(fā)明電路裝置的電路或設備停止，則發(fā)送處于L電平的來自反向器或邏輯電路8的輸出控制信號Z2，作為復位信號RES。
在電源電壓VDD、VSS變低并因此邏輯電路8中的MOS晶體管26、27不再能夠進行操作之前，通過MOS開關晶體管15的可控路徑的阻抗變高，因此，通過中斷電源電壓來使邏輯電路8無效。進行該處理是因為MOS開關晶體管15的柵極連接跟隨著電源電壓電平VDD。
當已經使邏輯電路8無效時，來自邏輯電路8的輸出信號22在輸出12處，通過高值電阻器14來跟隨第二電源電壓電平VSS，即，L電平。因此，當電源電壓VDD、VSS和電源電壓范圍VDD-VSS遠小于用于例如CMOS的電路裝置的設計使用的各個技術的額定值時，因此，這保證了將輸出控制信號Z2鎖定在L電平，作為復位信號RES。處于L電平處的鎖定實質上可靠地出現(xiàn)在下至可忽略的較小電源電壓范圍VDD-VSS中。
在正常操作期間，即，在額定電源電壓VDD、VSS處，由于能夠選擇電阻器14使其具有非常高的數值，只將不明顯的較大電流量引入根據本發(fā)明的電路裝置中。
圖3示出了功能框202的電路裝置，當在L電平提供對應鎖定信號LOCKN時，功能框202產生被鎖定在H電平的輸出信號INT。功能框202執(zhí)行圖2所示功能框201的互補功能。
功能框202具有與圖2所示反向器或邏輯電路8類似設計的反向器108。此外，功能框202具有可控開關113，可控開關113與反向器108的第二電源電壓連接109相連并與第二內部電源電壓VSS相連，在本示例中是地/外框(frame)。
可控開關具有NMOS晶體管115，其可控路徑用作開關路徑并由其與第二鎖定信號LOCKN相連的柵極連接控制。
反向器具有輸入111、輸出112、第一電源電壓連接110和第二電源電壓連接109，其中通過PMOS晶體管126和NMOS晶體管127的可控路徑連接在所述電源電壓連接之間。MOS晶體管126、127的柵極連接與反向器108的輸入相連，并由此由輸入控制信號Z3控制。反向器的輸出112產生輸出控制信號Z4，通過“低效(weak)”，即高值上拉電阻器114，被通向第一內部電源電壓VDD。
功能框202按照與功能框201類似的方式進行操作，其中不同之處在于處于H電平處的第二鎖定信號LOCKN允許正常的反向器操作方法，而當處于L電平時，其使反向器或邏輯電路108無效，因此產生了通過高值電阻器115被拉到參考第一內部電源電壓的H電平的輸出信號INT。
圖4示出了根據本發(fā)明的電路裝置的一個應用示例的方框圖。
因此，例如，在用于移動電話的電源管理單元302中設置了根據本發(fā)明的電路裝置101(參見圖5)的有利設計。例如，可以利用5伏BiMOS技術來設計電源管理單元302，并使其具有電源電壓連接304，用于產生第一外部電源電壓VBAT1的外部電池305的連接。這里，從該點將第二外部電源電壓VBAT2與地/外框GND相連。
電源管理單元302具有電池電壓監(jiān)控單元306，監(jiān)控充電的狀態(tài)和電池的存在，并發(fā)射指示了由電池305產生的電壓VBAT1是否與BiCMOS電路的額定值相對應的控制信號LC。電源管理單元302具有電壓控制單元307，用于系統(tǒng)控制單元300中實時時鐘301的電源電壓。在這種情況下，利用例如1.8伏CMOS技術的低電壓技術來設計系統(tǒng)控制單元300的實時時鐘301。由電壓控制單元307從電池電壓VBAT1提供對應的內部電源電壓VDD。
電源管理單元302向系統(tǒng)控制單元300提供大約1.8伏的額定內部電源電壓VDD，其中，大緩沖電容器308與電源線309相連，電源線309將電源管理單元302和系統(tǒng)控制單元300彼此相連，并向根據本發(fā)明的電路裝置的功能框102、201、202提供電壓VDD。
根據本發(fā)明的有利設計，即使在去除電池305之后，緩沖電容器308也保證了到實時時鐘301和電路裝置101的暫時但減小的電源電壓VDD。
本發(fā)明的電路裝置101具存功能框101、201、202，其中功能框201和202與圖2、3中的相對應，而在以下的圖5中更詳細地說明框102。
本發(fā)明的電路裝置101具有用于控制信號LC的輸入103，所述控制信號103指示了電池是否能夠保證額定電源。當操作相連的電池305時，信號處于與電池電壓VBAT1相對應的H電平。如果已經放電或斷開電池，則電池電壓監(jiān)控單元306將控制信號LC設為L電平，即，設為地。
根據本發(fā)明有利設計的電路裝置101向系統(tǒng)控制器300中的實時時鐘發(fā)送作為復位信號的第一控制信號RES和同樣通向實時時鐘301的中斷控制信號INT。
如果電池305從電源管理單元302斷開，電池電壓監(jiān)控單元306向根據本發(fā)明的電路裝置發(fā)送控制信號LC，然后，電路裝置向實時時鐘發(fā)送處于L電平的復位信號RES和處于H電平的中斷信號INT，由此，用信號通知實時時鐘應當繼續(xù)執(zhí)行其功能。
由于電池305不再產生任何電壓或已經被斷開，因此，外部電源電壓下降到用于控制信號LC 21、22的參考值，而且下降到用于根據本發(fā)明電路裝置101的額定內部電源電壓。然而，由于設計實時時鐘301用于非常低電壓的領域，在這種情況下是使用1.8伏CMOS技術，因此其最初能夠繼續(xù)操作。然而，必須可靠地向其提供處于適當電平的復位信號RES和中斷信號INT。由根據本發(fā)明的電路裝置101產生各個鎖定的控制信號RES、INT。
圖5示出了根據本發(fā)明的電路裝置102，基于在圖3所示的典型實施例中使用的有利設計。
如圖4所示的框102具有用于從電源管理單元302提供的外部控制信號LC的輸入103、用于施加外部電池電壓VBAT1的第一電源電壓連接3和在這種情況下接地GND的第二電源電壓連接4。向從電壓控制單元307提供的受控電源電壓VDD設置了第三電源電壓連接31和在這種情況下連接到地/外框GND的第四電源電壓連接41。功能框102還具有用于發(fā)射第一鎖定信號LOCKP的輸出5和用于發(fā)射第二鎖定信號LOCKN的輸出15。
在第一外部電源電壓VDD、由電池305產生的電壓VBAT1和地GND或第二電源電壓連接4之間連接了電阻器6、7作為分壓器，其中在兩個電阻器6、7之間的電勢節(jié)點125處，能夠分接電壓電勢VLOCK。
設置了第三電阻器16、具有可控路徑和柵極連接的第一MOS晶體管17、具有可控路徑和柵極連接的第一控制晶體管23和具有可控路徑和柵極連接的第二MOS晶體管18，其中在內部電源電壓VDD和地GND之間串聯(lián)了電阻器16和通過第一、第二MOS晶體管以及控制晶體管23的可控路徑。
外部控制信號LC通向第一控制晶體管23的柵極連接，電勢節(jié)點125處的電壓電勢VLOCK通向第二MOS晶體管18的柵極連接。
此外，設置了具有可控路徑和柵極連接的互補MOS晶體管19和第四電阻器20，其中在用于各個內部電源電壓VDD、VSS/GND的兩個電源電壓連接31、41之間串聯(lián)了通過互補MOS晶體管19和第四電阻器20的可控路徑。
互補MOS晶體管19的柵極連接與第三電阻器16和通過第一MOS晶體管17的可控路徑之間的電勢節(jié)點21相連。
第一MOS晶體管17的柵極連接與通過互補MOS晶體管19的可控路徑和第四電阻器20之間的電勢節(jié)點126相連。
設置了具有可控路徑和柵極連接的第二MOS控制晶體管24和具有可控路徑和柵極連接的第三MOS晶體管22，其中通過第二MOS控制晶體管24和通過第三MOS晶體管22的可控路徑串聯(lián)在互補MOS晶體管19的柵極連接和用于第二內部電源電壓VSS或地GND的第二電源電壓連接41之間。向第二MOS控制晶體管24的柵極連接提供外部控制信號LC。第三MOS晶體管22的柵極連接與兩個電阻器6、7之間的電勢節(jié)點相連。
在互補MOS晶體管19的柵極連接處能夠分接第一鎖定信號LOCKP，并且在第一MOS晶體管19的柵極連接處能夠分接第二鎖定信號LOCKN。
如圖2所述，將作為鎖定信號的第一鎖定信號LOCKP通向功能框201。如圖3所述，將第二鎖定信號LOCKN通向功能框202。
在有利設計101的正常操作期間以及在如圖4所示的應用示例中，外部控制信號LC處于H電平，因此保證了額定的電壓提供。
在正常操作期間，控制晶體管23、24導通。電阻器6、7具有當電源電壓額定時H電平實際在電勢節(jié)點125處下降的數值，因此第二MOS晶體管18和第三MOS晶體管22的開關信號同樣導通。于是，互補MOS晶體管19的柵極連接處于L電平，因此第一鎖定信號LOCKP也處于L電平。然后，在該正常操作期間，第一MOS晶體管17的柵極連接處于H電平，因此第二鎖定信號LOCKN也處于H電平。盡管功能框102、201、202中的元件設計用于2伏左右的額定電壓，控制信號LC、Z1、Z3參考了5伏電池電壓。這不會損壞元件。
當第一鎖定信號處于L電平時，如圖2所示并且由第一鎖定信號LOCKP控制的可控開關13不會使對應邏輯電路無效。
當第二鎖定信號處于H電平時，如圖3所示同樣再次降低的根據本發(fā)明的可控開關不會使相連的邏輯電路無效。在正常操作期間，根據本發(fā)明的電路裝置102或101不會影響邏輯電路。
在根據本發(fā)明的電路裝置102的第二模式中，由外部控制信號LC將鎖定信號LOCKP、LOCKN變?yōu)樽枞蜴i定狀態(tài)。這意味著第一鎖定信號LOCKP處于H電平，而第二鎖定信號LOCKN處于L電平。因此，由鎖定信號LOCKP、LOCKN驅動的可控開關13、113會使與其相連的各個邏輯電路8、108無效。因此，在圖4所示應用示例的情況下，功能框201、202產生被鎖定到第一電源電壓(在如圖2的第一鎖定信號LOCKP和功能框201的情況下)，或第二電源電壓或地(在如圖3的第二鎖定信號LOCKN和功能框202的情況下)的輸出信號RES、INT。
因此，如果在第二操作模式中，外部控制信號LC處于邏輯L電平，兩個MOS控制晶體管23、24提供了絕緣。于是，中斷了流過第三電阻器16的電流，并且將互補MOS晶體管19的柵極連接拉到H電勢。然后，第一鎖定信號LOCKP也處于H電平。于是，中斷了流過第四電阻器20的電流，第四電阻器20將第一MOS晶體管17的柵極連接拉到L電平。然后，第二鎖定信號LOCKN也處于L電平。
然而，在利用需要電池電壓VBAT1的技術來設計的電路中產生了信號LC、Z1、Z3，用于可靠的操作。在該示例中，是電池電壓監(jiān)控單元306。如果電池電壓VBAT1急劇下降，則電池電壓監(jiān)控單元306不再能夠保證明確了控制信號LC、Z1、Z3的電平。例如，如果電池電壓VBAT1較低，由于在電池電壓監(jiān)控單元306中較差操作的邏輯電路，指示了電池狀態(tài)的信號LC在2伏左右的電平處振蕩，因此不正確地指示了功能框102的正常操作。根據本發(fā)明的電路裝置101防止了此問題。
在第三操作狀態(tài)中，外部電源電壓VBAT2下降到低于對應額定電源電壓。根據本發(fā)明的電路裝置現(xiàn)在必須將來自相連邏輯電路8、108的輸出信號改變?yōu)楦髯缘陌踩娖?，作為復位或中斷信號RES、INT，其指示了作為基本功能，實時時鐘301應當繼續(xù)操作。這由處于L電平的復位信號RES和處于H電平的中斷信號INT指示。然而，該H電平參考了內部電源電壓或由緩沖電容器308產生的殘余電壓。
如果由于對應邏輯門設計用于更高的額定電源電壓并且具有所謂的浮置柵極(floating gate)以使外部電源電壓VBAT1不再足以產生參考其外部控制信號LC，則分壓器6、7保證了第二和第三MOS晶體管18、24具有較高阻抗。
于是，與上述第二操作狀態(tài)相同，第三電阻器16將互補MOS晶體管的柵極和第一鎖定信號LOCKP拉到H電平，此外電阻器20將第一MOS晶體管17的柵極連接和第二鎖定信號LOCKN拉到L電平。在這種情況下，即，當外部電源電壓VBAT1正在下降時，可以將分壓器中的兩個電阻6、7的使用看作是特別的優(yōu)勢，這是由于，理論上，電阻器能夠在下至0伏的電源電壓范圍內操作。因此，根據本發(fā)明產生的鎖定信號LOCKP、LOCKN控制如圖2所述的可控開關13和如圖5所示的可控開關113。
因此，當電源電壓不可靠或過低以使到邏輯電路8、108的例如外部控制信號LC或輸入信號Z1、Z3的控制信號的邏輯電平波動或呈現(xiàn)中間電平值時，根據本發(fā)明的電路裝置保證了產生被鎖定并參考內部電源電壓(可能同樣下降)的明確控制信號。
由于當鎖定出現(xiàn)時將對應電平拉到內部電源電壓之一的高值電阻器的使用，根據本發(fā)明的電壓設置具有非常低的損耗。
由于設置了其柵極連接由阻性分壓器的電勢控制的PMOS或NMOS晶體管作為可控開關，實質上可以在電源電壓崩潰的點進行電路裝置的操作。
盡管以上已經參考優(yōu)選應用示例和參考優(yōu)選實施例說明了本發(fā)明，并沒有對其進行限制，而是能夠按照多種方式進行修改。本發(fā)明并不局限于在移動無線電應用中使用或利用CMOS和BiCMOS技術的設計。實際上，只要必須將作為電壓下降結果變得不確定或不可靠的信號電平鎖定在預定安全參考電平時，就能夠使用根據本發(fā)明的電路裝置。
參考符號列表



126 PMOS晶體管127 NMOS晶體管Z3 輸入信號Z4 控制信號VLOCK開關信號PLOCK，NLOCK 鎖定信號RES 復位信號INT 中斷信號LC 外部控制信號300 系統(tǒng)控制器301 實時時鐘302 電源管理單元303，304 電壓連接305 電池GND 地306 電池電壓監(jiān)控單元307 電壓控制單元308 緩沖電容器309 線
權利要求
1.一種電路裝置，用于監(jiān)控外部電源電壓(VBAT1，VBAT2)并可靠地鎖定以內部電源電壓的電壓電平(VDD，VSS)從邏輯電路(8)發(fā)射的信號(Z2)，所述電路裝置包括(a)分壓器(6，7)，連接在第一和第二外部電源電壓(VBAT1，VBAT2)之間，并產生用于開關信號的電勢電平(VLOCK)；(b)可控開關(13)，將具有第一和第二內部電源電壓(VDD，VSS)的內部電源電壓與邏輯電路(8)分離，以便作為從開關信號產生的鎖定信號(LOCKP)的函數，使邏輯電路無效；以及(c)高值電阻器(14)，用于將從已無效的邏輯電路(8)中發(fā)射的信號(Z2)拉到兩個內部電源電壓之一(VSS)的電平。
2.根據權利要求1所述的電路裝置(1)，其特征在于邏輯電路(8)處理參考外部電源電壓的輸入信號(Z1)，并設計分壓器(6，7)，以便在外部電源電壓(VDD，VSS)下降期間，在輸入信號(Z1)的一個和多個電平變得不可接受之前，鎖定信號(LOCKP)使邏輯電路(8)無效。
3.根據權利要求1或2所述的電路裝置(1)，其特征在于(a)設置監(jiān)控電路(2)，具有用于施加第一外部電源電壓(VBAT1)的第一電源電壓連接(3)、用于施加第二外部電源電壓(VBAT2)的第二電源電壓連接(4)和用于發(fā)射鎖定信號(LOCKP)的至少一個輸出(5)，其中，在電源電壓連接(3，4)之間連接了至少兩個電阻器(6，7)，作為分壓器，并且在電阻器(6，7)之間產生鎖定信號(LOCKP)，作為能夠被分接的電壓電勢(VLOCK)的函數；(b)邏輯電路(8)具有第一電源電壓連接(9)和用于施加第二內部電源電壓(VSS)的第二電源電壓連接(10)；用于輸入信號(Z1)的控制信號輸入(11)；以及輸出(12)，用于邏輯電路(8)從輸入信號產生的信號(Z2)；(c)在第一內部電源電壓(VDD)和邏輯電路(8)的第一電源電壓連接(9)之間設置了可控開關(13)，作為鎖定信號(LOCKP)的函數，可控開關(13)將第一內部電源電壓(VDD)與邏輯電路(8)的第一電源電壓連接(9)相連；(d)在邏輯電路(8)的輸出(12)和第二內部電源電壓(VSS)之間連接了高值電阻器(14)。
4.根據前述權利要求之一所述的電路裝置(101)，其特征在于內部和外部第一電源電壓(VBAT1，VDD)以及內部和外部第二電源電壓(VBAT2，VSS)分別處于相同的電壓電平。
5.根據前述權利要求之一所述的電路裝置(101)，其特征在于監(jiān)控電路(12)具有(a)用于施加第一內部電源電壓(VDD)的第三電源電壓連接(31)，并且具有用于施加第二內部電源電壓(VSS)的第四電源電壓連接(41)；(b)第三電阻器(16)、具有可控路徑和柵極連接的第一MOS晶體管(17)以及具有可控路徑和柵極連接的第二MOS晶體管(18)，其中第三電阻器(16)和兩個可控路徑在兩個內部電源電壓(VDD，VSS)之間串聯(lián)，且開關信號(VLOCK)與第二MOS晶體管(18)的柵極連接相連；(c)具有可控路徑和柵極連接的互補MOS晶體管(19)，并且具有第四電阻器(20)，其中通過互補MOS晶體管(19)的可控路徑和第四電阻器(20)在兩個內部電源電壓(VDD，VSS)之間串聯(lián)，將互補MOS晶體管(19)的柵極連接與第三電阻器(16)和通過第一MOS晶體管(17)的可控路徑之間的電勢節(jié)點(21)相連，并且將第一MOS晶體管(17)的柵極連接與通過互補MOS晶體管(19)的可控路徑和第四電阻器(20)之間相連；以及(d)具有可控路徑和柵極連接的第三MOS晶體管(22)，其中將通過第三MOS晶體管(22)的可控路徑與互補MOS晶體管(19)的柵極連接和第二內部電源電壓(VSS)之間相連，并將開關信號(VLOCK)與第三MOS晶體管(22)的柵極連接相連；其中(e)能夠在互補MOS晶體管(19)的柵極連接處分接第一鎖定信號(LOCKP)以及能夠在第一MOS晶體管(17)的柵極連接處分接第二鎖定信號(LOCKN)。
6.根據權利要求5所述的電路裝置(101)，其特征在于監(jiān)控電路(2)具有第一和第二MOS控制晶體管(23，24)，分別包括可控路徑和柵極連接，其中，將通過第一MOS控制晶體管(23)的可控路徑與通過第一和第二MOS晶體管(17，18)的可控路徑之間相連，并將通過第二MOS控制晶體管(24)的可控路徑與互補MOS晶體管(19)的柵極連接和通過第三MOS晶體管(22)的可控路徑之間相連，并且將外部控制信號(LC)施加到兩個MOS控制晶體管(23，24)的柵極連接。
7.根據前述權利要求之一所述的電路裝置(1，101)，其特征在于可控開關(13，113)具有包括可控路徑和柵極連接的MOS開關晶體管(15，115)，其中鎖定信號(LOCKP，LOCKN)與MOS開關晶體管(15，115)的柵極連接相連，在內部電源電壓(VDD，VSS)之一和邏輯電路(8，108)的電源電壓連接(9，109)之間連接了通過MOS開關晶體管(15，115)的可控路徑。
8.根據前述權利要求之一所述的電路裝置(1，101)，其特征在于邏輯電路(8)具有作為輸出驅動器的反向器。
9.根據前述權利要求之一所述的電路裝置(1，101)，其特征在于利用第一MOS技術來設計電路裝置(101)，來自邏輯電路(8，108)的控制信號(RES，INT)驅動利用第二技術設計的電路(300，301)。
10.根據權利要求8所述的電路裝置(1，101)，其特征在于第一技術在比第二技術更高的電源電壓處操作。
全文摘要
一種電路裝置，用于監(jiān)控外部電源電壓(VBAT1，VBAT2)并可靠地鎖定以內部電源電壓的電壓電平(VDD，VSS)從邏輯電路(8)發(fā)射的信號(Z2)，其中所述電路裝置具有分壓器(6，7)，連接在第一和第二外部電源電壓(VBAT1，VBAT2)之間，并產生用于開關信號的電勢電平(VLOCK)；可控開關(13)，將具有第一和第二內部電源電壓(VDD，VSS)的內部電源電壓與邏輯電路(8)分離，以便作為從開關信號產生的鎖定信號(LOCKP)的功能，使邏輯電路無效；以及高值電阻器(14)，用于將從已無效的邏輯電路(8)中發(fā)射的信號(Z2)拉到兩個內部電源電壓之一(VSS)的電平。
文檔編號G05F1/40GK1649267SQ20051000449
公開日2005年8月3日 申請日期2005年1月25日 優(yōu)先權日2004年1月30日
發(fā)明者馬庫斯·米勞爾 申請人:印芬龍科技股份有限公司