專利名稱：電壓調(diào)節(jié)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓調(diào)節(jié)器。
技術(shù)背景說明以往的電壓調(diào)節(jié)器。圖4是表示以往的電壓調(diào)節(jié)器的電路圖。NMOS46 47、 PMOS48 49、 NMOS53 54、 PMOS52及PMOS55構(gòu) 成差動(dòng)放大電路。在該差動(dòng)放大電路中，NMOS46 47的柵極是輸入端子， PMOS55及NMOS54的漏極是輸出端子。PMOS55及NMOS54構(gòu)成推挽 電路。NMOS44 45構(gòu)成電流鏡電路，具有恒流特性，恒流電路58及 NMOS44 45作為向差動(dòng)放大電路提供電流的單元而進(jìn)行工作。另外，輸入端子42被輸入電源電壓即輸入電壓Vin。 PMOS56根據(jù) 輸入電壓Vin及差動(dòng)放大電路電路的輸出電壓，向輸出端子43輸出被控 制為規(guī)定恒壓的輸出電壓Vout。輸出端子43輸出被控制為規(guī)定恒壓的輸 出電壓Vout。分壓電路57被輸入輸出端子43的輸出電壓Vout，將該輸 出電壓Vout分壓，輸出分壓電壓Vfb。恒流電路58向差動(dòng)放大電路提供 恒流Ibias?；鶞?zhǔn)電壓電路59向NMOS46的柵極施加基準(zhǔn)電壓Vref。差 動(dòng)放大電路被輸入基準(zhǔn)電壓Vref和分壓電壓Vfb，對(duì)它們的差分電壓 Vdiff進(jìn)行放大，輸出基于差分電壓Vdiff的輸出電壓Vout。該差動(dòng)放大 電路通過控制PMOS56的柵極電壓使基準(zhǔn)電壓Vref和分壓電壓Vfb成為 相等值，從而將輸出電壓Vout控制為規(guī)定恒壓(例如，參照專利文獻(xiàn)l)。這里，令PMOS48-49、PMOS52及PMOS55的特性相同，NMOS46 47 的特性相同，NMOS53 54形成的電流鏡電路的鏡像比是1:1?；鶞?zhǔn)電壓Vref和分壓電壓Vfb之間的差分電壓Vd近成為0時(shí)， NMOS46 47的柵極電壓值變得相同，NMOS46 47的漏極電流值也變得 相同。因此，該漏極電流值與PMOS48 49、 PMOS52及PMOS55的漏極電流值變得相同，NMOS53 54的漏極電流值也變得相同。各個(gè)漏極電流 是NMOS45的漏極電流Itail的一半。接著，說明各個(gè)晶體管的漏極電流。圖5是表示以往的各個(gè)晶體管 的漏極電流的圖。圖5 (A)表示差分電壓Vdiff與差動(dòng)放大電路的輸入級(jí)晶體管即 NMOS46-47的漏極電流的絕對(duì)值之間的關(guān)系。差分電壓Vdiff成為0時(shí)， NMOS46 47的漏極電流值變得相同，各個(gè)漏極電流是NMOS45的漏極 電流Itail的一半。差分電壓Vdiff若變動(dòng)，則NMOS46 47中一方的MOS 的漏極電流的絕對(duì)值增加，另一方的MOS的漏極電流的絕對(duì)值減少相應(yīng)圖5 (B)表示差分電壓Vdiff與PMOS55及NMOS54的漏極電流的 絕對(duì)值(對(duì)于輸出晶體管即PMOS56的柵極的充放電電流的絕對(duì)值)之 間的關(guān)系。差分電壓Vdiff成為0時(shí)，PMOS55及NMOS54的漏極電流 值變得相同，各個(gè)漏極電流是NMOS45的漏極電流Itail的一半。差分電壓Vdiff若變動(dòng)，則PMOS55及NMOS54中一方的MOS的 漏極電流的絕對(duì)值增加，另一方的MOS的漏極電流的絕對(duì)值減少相應(yīng)的 量。該漏極電流(對(duì)于PMOS56的柵極的充放電電流)的最大值Imax 成為NMOS45的漏極電流Itail的值。專利文獻(xiàn)l:日本特開2001-273042號(hào)公報(bào)(圖2)這里，便攜電子設(shè)備等的電子設(shè)備中，通過使內(nèi)部的電子電路持有 以低消耗功率動(dòng)作的等待狀態(tài)和等待狀態(tài)以外的通常動(dòng)作狀態(tài)的兩個(gè)狀 態(tài)，可降低消耗功率。因此，向電子設(shè)備提供電源電壓的電壓調(diào)節(jié)器有 時(shí)也降低消耗功率。但是， 一般的電壓調(diào)節(jié)器中，若消耗功率降低，則過渡響應(yīng)特性劣化。發(fā)明內(nèi)容本發(fā)明鑒于上述問題，提供過渡響應(yīng)特性優(yōu)良的電壓調(diào)節(jié) 器。本發(fā)明為了解決上述問題，提供一種電壓調(diào)節(jié)器，其特征在于，該 電壓調(diào)節(jié)器具備用于輸入輸入電壓的輸入端子；輸出晶體管，其根據(jù) 上述輸入電壓和差動(dòng)放大電路的輸出電壓，向輸出端子輸出被控制為規(guī)定恒壓的輸出電壓；將輸出上述電壓輸出的輸出端子；分壓電路，其輸 入上述輸出電壓，對(duì)上述輸出電壓進(jìn)行分壓而輸出分壓電壓；向上述差 動(dòng)放大電路提供恒流的恒流電路；產(chǎn)生基準(zhǔn)電壓的基準(zhǔn)電壓電路；以及 上述差動(dòng)放大電路，其在輸入級(jí)晶體管輸入上述基準(zhǔn)電壓和上述分壓電 壓，根據(jù)以上述輸入級(jí)晶體管的漏極電流的變化為基礎(chǔ)的電壓的二次方， 使針對(duì)上述輸出晶體管的柵極進(jìn)行充放電的充放電電流流過，控制上述 輸出晶體管的柵極電壓，使得上述基準(zhǔn)電壓和上述分壓電壓成為相等值， 從而將上述輸出電壓控制為上述規(guī)定恒壓。本發(fā)明中，差動(dòng)放大電路根據(jù)以輸入級(jí)晶體管的漏極電流的變化為 基礎(chǔ)的電壓的二次方，使針對(duì)輸出晶體管的柵極進(jìn)行充放電的充放電電 流流過，因此，充放電電流的最大值變大，輸出晶體管的柵極電壓的轉(zhuǎn) 移時(shí)間縮短，電壓調(diào)節(jié)器的過渡響應(yīng)特性變得優(yōu)良。


圖1是表示電壓調(diào)節(jié)器的電路圖。圖2是表示各個(gè)晶體管的漏極電流的圖。圖3是表示電壓調(diào)節(jié)器的電路圖。圖4是表示以往的電壓調(diào)節(jié)器的電路圖。圖5是表示以往的各個(gè)晶體管的漏極電流的圖。符號(hào)說明11接地端子12輸入端子13輸出端子14~17、 23 24NMOS20~21電阻18 19、 22、 25 26PMOS27分壓電路28恒流電路29基準(zhǔn)電壓電路A、 B、 C連接點(diǎn)具體實(shí)施方式
以下，參照

本發(fā)明的實(shí)施方式。首先，說明電壓調(diào)節(jié)器的結(jié)構(gòu)。圖l是表示電壓調(diào)節(jié)器的電路圖。電壓調(diào)節(jié)器具備接地端子11、輸入端子12、輸出端子13、 NMOS 14~17、電阻20 21、NMOS 23 24、PMOS 18 19、PMOS 22、PMOS 25~26、 分壓電路27、恒流電路28及基準(zhǔn)電壓電路29。在輸入端子12和NMOS14的漏極之間，設(shè)置恒流電路28。 NMOS 14的源級(jí)與接地端子11連接，柵極與漏極及NMOS 15的柵極連接。 NMOS 15的源級(jí)與接地端子11連接，漏極與NMOS 16~17的源級(jí)連接。 在接地端子11和NMOS 16的柵極之間，設(shè)置基準(zhǔn)電壓電路29。NMOS 16 的漏極與PMOS 18的漏極連接。NMOS 17的柵極與分壓電路27連接， 漏極與PMOS 19的漏極連接。PMOS 18的柵極與PMOS 19的柵極連接， 源級(jí)與輸入端子12連接。PMOS 19的源極與輸入端子12連接。在PMOS 18的柵極和漏極之間，設(shè)置電阻20，在PMOS 19的柵極和漏極之間， 設(shè)置電阻21。PMOS22的柵極與PMOS18的漏極連接，源級(jí)與輸入端子12連接， 漏極與NMOS23的漏極連接。NMOS23的柵極與NMOS24的柵極連接， 源級(jí)與接地端子11連接，漏極與柵極連接。NMOS24的源級(jí)與接地端子 11連接，漏極與PMOS25的漏極連接。PMOS25的柵極與PMOS19的漏 極連接，源級(jí)與輸入端子12連接。在輸出端子13和接地端子11之間， 設(shè)置分壓電路27。 PMOS26的柵極與PMOS25的漏極連接，源級(jí)與輸入 端子12連接，漏極與輸出端子13連接。這里，NMOS 16~17、 PMOS 18 19、電阻20~21 、 NMOS23-24 、 PMOS22 及PMOS25構(gòu)成差動(dòng)放大電路。在該差動(dòng)放大電路中，NMOS16 17的 柵極是輸入端子，PMOS25及NMOS24的漏極是輸出端子。PMOS25及 NMOS24構(gòu)成推挽電路。NMOS14 15構(gòu)成電流鏡電路，具有恒流特性， 恒流電路28及NMOS14-15作為向差動(dòng)放大電路提供電流的單元而進(jìn)行 工作。另外，輸入端子12被輸入電源電壓即輸入電壓Vin。輸出晶體管即 PMOS26根據(jù)輸入電壓Vin及差動(dòng)放大電路的輸出電壓，向輸出端子13 輸出被控制為規(guī)定恒壓的輸出電壓Vout。輸出端子13輸出輸出電壓Vout。 分壓電路27被輸入輸出端子13的輸出電壓Vout，將該輸出電壓Vout分壓，輸出分壓電壓Vfb。恒流電路28向差動(dòng)放大電路提供恒流Ibias。基 準(zhǔn)電壓電路29產(chǎn)生基準(zhǔn)電壓Vref，向NMOS16的柵極施加基準(zhǔn)電壓Vref。 差動(dòng)放大電路在輸入級(jí)晶體管輸入基準(zhǔn)電壓Vref和分壓電壓Vfb，對(duì)它 們的差分電壓Vdiff進(jìn)行放大，向PMOS26的柵極輸出基于差分電壓Vdiff 的輸出電壓。該差動(dòng)放大電路通過控制PMOS26的柵極電壓而使基準(zhǔn)電 壓Vref和分壓電壓Vfb成為相等值，從而將輸出電壓Vout控制為規(guī)定恒 壓。接著，說明電壓調(diào)節(jié)器的動(dòng)作。這里，令PMOS18 19、PMOS22及PMOS25的特性相同，NMOS16~17 的特性相同，NMOS23 24形成的電流鏡電路的鏡像比是1:1?；鶞?zhǔn)電壓Vref和分壓電壓Vfb之間的差分電壓Vdiff成為0時(shí)， NMOS16 17的柵極電壓值變得相同，NMOS16-17的漏極電流值也變得 相同。通過電流鏡電路，PMOS18 19的漏極電流值變得相同。各個(gè)漏極 電流是NMOS15的漏極電流Itail的一半。連接點(diǎn)A及連接點(diǎn)B的電壓 值變得相同，因此，電流不流過連接點(diǎn)A和連接點(diǎn)B之間的電阻20 21。 因此，連接點(diǎn)A、連接點(diǎn)B及連接點(diǎn)C的電壓值變得相同。此時(shí)， PMOS18 19、 PMOS22及PMOS25的柵極-源級(jí)間電壓值變得相同， PMOS18 19、 PMOS22及PMOS25的漏極電流值也變得相同。在 PMOS18 19、 PMOS22及PMOS25上分別流過電流Itail/2，因此在差動(dòng) 放大電路中流過電流2 Itail。若輸出電流過渡地變動(dòng)，輸出電壓Vout變得低于規(guī)定電壓，則 NMOS17的柵極電壓變得低于NMOS16的柵極電壓，NMOS17的漏極電 流變得比NMOS16的漏極電流少電流2AI的量。此時(shí)，NMOS17的漏極 電流減小AI的量，NMOS16的漏極電流增大AI的量。這里，電阻20和 電阻21的值相同，因此連接點(diǎn)C的電壓不發(fā)生變化，PMOS18 19的柵 極電壓也不發(fā)生變化，因此，PMOS18 19的漏極電流也不發(fā)生變化。另 外，通過電流鏡電路，PMOS18 19的漏極電流值變得相同。因此，上述 的電流2AI從連接點(diǎn)B流入連接點(diǎn)A。若令電阻20-21的值為電阻值R， 則因電阻20~21而導(dǎo)致電壓下降，因此連接點(diǎn)B的電壓升高電壓AIR的量，PMOS25的柵極-源級(jí)電壓降低電壓AIR的量，另夕卜，連接點(diǎn)A的電 壓降低電壓AIR的量，PMOS22的柵極-源級(jí)電壓升高電壓AIR的量。這 里，PMOS22及PMOS25在飽和區(qū)動(dòng)作，PMOS22及PMOS25中的漏極 電流與柵極-源級(jí)間電壓的二次方成正比。因此PMOS25的漏極電流與電 壓AIR的二次方成正比地減少，PMOS22及NMOS23-24的漏極電流與 電壓AIR的二次方成正比地增加。PMOS22的漏極電流經(jīng)由NMOS23 24 所組成的電流鏡電路，使PMOS25及NMOS24進(jìn)行推挽動(dòng)作。因此， PMOS25的漏極電壓、NMOS24的漏極電壓及PMOS26的柵極電壓降低， PMOS26的漏極電流(輸出電流)增大，輸出電壓Vout升高。若輸出電流過渡地變動(dòng)，輸出電壓Vout變得高于規(guī)定電壓，則 NMOS17的柵極電壓變得高于NMOS16的柵極電壓，NMOS17的漏極電 流變得比NMOS16的漏極電流多電流2M的量。上述的電流2AI從連接 點(diǎn)A流入連接點(diǎn)B。連接點(diǎn)B的電壓降低電壓AIR的量，PMOS25的柵 極-源級(jí)電壓升高電壓AIR的量，另外，連接點(diǎn)A的電壓升高電壓AIR 的量，PMOS22的柵極-源級(jí)電壓降低電壓AIR的量。PMOS25的漏極電 流與電壓AIR的二次方成正比地增加，PMOS22及NMOS23 24的漏極 電流與電壓AIR的二次方成正比地減少。因此，PMOS25的漏極電壓、 NMOS24的漏極電壓及PMOS26的柵極電壓升高，PMOS26的漏極電流 (輸出電流)減小，輸出電壓Vout降低。接著，說明各個(gè)晶體管的漏極電流。圖2是表示各個(gè)晶體管的漏極 電流的圖。圖2 (A)表示差分電壓Vdiff與差動(dòng)放大電路的輸入級(jí)晶體管即 NMOS16-17的漏極電流的絕對(duì)值之間的關(guān)系。差分電壓Vdiff成為0時(shí)， NMOS16 17的漏極電流值變得相同，各個(gè)漏極電流是NMOS15的漏極 電流Itail的一半。差分電壓Vdiff若變動(dòng)，則NMOS16 17中一方的MOS 的漏極電流的絕對(duì)值增加，另一方的MOS的漏極電流的絕對(duì)值減少相應(yīng)圖2 (B)表示差分電壓Vdiff與PMOS25及NMOS24的漏極電流的 絕對(duì)值(對(duì)于輸出晶體管即PMOS26的柵極的充放電電流的絕對(duì)值)之間的關(guān)系。差分電壓Vdiff成為O時(shí)，PMOS25及NMOS24的漏極電流 值變得相同，各個(gè)漏極電流是NMOS15的漏極電流Itail的一半。差分電 壓Vdiff若變動(dòng)，則PMOS25及NMOS24中一方的MOS的漏極電流的 絕對(duì)值增加，另一方的MOS的漏極電流的絕對(duì)值減少相應(yīng)的量。該漏極 電流(對(duì)于PMOS26的柵極的充放電電流)的最大值Imax成為比NMOS15 的漏極電流Itail的值大的值。這里，在PMOS26中，由于在柵極存在比較大的柵極寄生電容，因 此，柵極電壓的轉(zhuǎn)移產(chǎn)生一定的轉(zhuǎn)移時(shí)間。若令柵極電壓的轉(zhuǎn)移幅度為 △Vg，柵極寄生電容為Cg，對(duì)柵極的充放電電流的最大值為Imax，則柵 極電壓的轉(zhuǎn)移時(shí)間t可由t=AVgxCg/Imax計(jì)算。柵極電壓的轉(zhuǎn)移幅度AVg 由輸出電流及輸出電壓Vout的變動(dòng)幅度確定，柵極寄生電容Cg由 PMOS26的驅(qū)動(dòng)能力及柵極絕緣膜的膜厚確定，因此，若對(duì)柵極的充放 電電流的最大值Imax變大，則柵極電壓的轉(zhuǎn)移時(shí)間t縮短，電壓調(diào)節(jié)器 的過渡響應(yīng)特性變得優(yōu)良。這樣，根據(jù)以NMOS16 17的漏極電流的變化(AI)為基礎(chǔ)的電壓 (△IR)的二次方，在PMOS25及NMOS24中流過漏極電流(對(duì)PMOS26 的柵極的充放電電流)，因此，充放電電流的最大值Imax變大，PMOS26 的柵極電壓的轉(zhuǎn)移時(shí)間t縮短，電壓調(diào)節(jié)器的過渡響應(yīng)特性變得優(yōu)良。這 樣，在負(fù)載的狀態(tài)轉(zhuǎn)移的轉(zhuǎn)移時(shí)，即使輸出電流過渡地變動(dòng)，電壓調(diào)節(jié) 器也可以過渡響應(yīng)特性優(yōu)良地正常動(dòng)作，電壓調(diào)節(jié)器的輸出電壓Vout成 為規(guī)定恒壓。另夕卜，電壓調(diào)節(jié)器的過渡響應(yīng)特性變優(yōu)良，相應(yīng)地抑制了消耗功率。 另外，在圖1中，恒流電路28及NMOS14 15成為向差動(dòng)放大電路提供電流的單元，但是，如圖3所示，恒流電路32~33及電阻31也可以成為電流提供單元。另夕卜，雖未圖示，通過追加晶體管，NMOS23 24形成的電流鏡電路也可以成為威爾遜電流鏡電路(Wilson current mirror)和疊接電流鏡電路 (Cascade Current Mirror)。10
權(quán)利要求
1.一種電壓調(diào)節(jié)器，該電壓調(diào)節(jié)器具備用于輸入輸入電壓的輸入端子；用于輸出輸出電壓的輸出端子；在上述輸入端子和上述輸出端子之間設(shè)置的輸出晶體管；分壓電路，其設(shè)置在上述輸出端子，對(duì)上述輸出電壓進(jìn)行分壓而輸出分壓電壓；基準(zhǔn)電壓電路，其輸出基準(zhǔn)電壓；以及差動(dòng)放大電路，其在第一輸入晶體管的柵極輸入上述基準(zhǔn)電壓，在第二輸入晶體管的柵極輸入上述分壓電壓，用以上述輸入晶體管的漏極電流的變化量的二次方的電流為基礎(chǔ)的電壓，控制上述輸出晶體管。
2. 根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于， 上述差動(dòng)放大電路具備恒流電路；第一第1導(dǎo)電型晶體管，其柵極與上述基準(zhǔn)電壓電路連接，源級(jí)與 上述恒流電路連接；第二第1導(dǎo)電型晶體管，其柵極與上述分壓電路連接，源級(jí)與上述 恒流電路連接；第一第2導(dǎo)電型晶體管，其源級(jí)與上述輸入端子連接，漏極與上述 第一第1導(dǎo)電型晶體管的漏極連接；第二第2導(dǎo)電型晶體管，其柵極與上述第一第2導(dǎo)電型晶體管的柵 極連接，源級(jí)與上述輸入端子連接，漏極與上述第二第1導(dǎo)電型晶體管 的漏極連接；第一電阻，其一端與上述第一第2導(dǎo)電型晶體管的柵極連接，另一 端與上述第一第2導(dǎo)電型晶體管的漏極連接；第二電阻，其一端與上述第二第2導(dǎo)電型晶體管的柵極連接，另一 端與上述第二第2導(dǎo)電型晶體管的漏極連接；第三第2導(dǎo)電型晶體管，其柵極與上述第一電阻的另一端連接，源級(jí)與上述輸入端子連接；第三第l導(dǎo)電型晶體管，其柵極與漏極連接，源級(jí)與接地端子連接，漏極與上述第三第2導(dǎo)電型晶體管的漏極連接；第四第1導(dǎo)電型晶體管，其柵極與上述第三第1導(dǎo)電型晶體管的柵 極連接，源級(jí)與上述接地端子連接，漏極與上述輸出晶體管的柵極連接; 以及第四第2導(dǎo)電型晶體管，其柵極與上述第二電阻的另一端連接，源 級(jí)與上述輸入端子連接，漏極與上述輸出晶體管的柵極連接。 3.根據(jù)權(quán)利要求1所述的電壓調(diào)節(jié)器，其特征在于， 上述差動(dòng)放大電路具備 恒流電路；第一第1導(dǎo)電型晶體管，其柵極與上述基準(zhǔn)電壓電路連接，源級(jí)與 上述恒流電路連接；第二第1導(dǎo)電型晶體管，其柵極與上述分壓電路連接，源級(jí)與上述 恒流電路連接；第一第2導(dǎo)電型晶體管，其源級(jí)與上述輸入端子連接，漏極與上述 第一第1導(dǎo)電型晶體管的漏極連接；第二第2導(dǎo)電型晶體管，其柵極與上述第一第2導(dǎo)電型晶體管的柵 極連接，源級(jí)與上述輸入端子連接，漏極與上述第二第1導(dǎo)電型晶體管 的漏極連接；第一電阻，其一端與上述第一第2導(dǎo)電型晶體管的柵極連接，另一 端與上述第一第2導(dǎo)電型晶體管的漏極連接；第二電阻，其一端與上述第二第2導(dǎo)電型晶體管的柵極連接，另一 端與上述第二第2導(dǎo)電型晶體管的漏極連接；第三第2導(dǎo)電型晶體管，其柵極與上述第一電阻的另一端連接，源 級(jí)與上述輸入端子連接；電流鏡電路，其具有兩個(gè)端子，在一端流過以上述第三第2導(dǎo)電型 晶體管的漏極電流為基礎(chǔ)的電流鏡電流，另一端使以上述電流鏡電流為 基礎(chǔ)的電流流入上述輸出晶體管的柵極；以及第四第2導(dǎo)電型晶體管，其柵極與上述第二電阻的另一端連接，源 級(jí)與上述輸入端子連接，漏極與上述輸出晶體管的柵極連接。
全文摘要
本發(fā)明提供過渡響應(yīng)特性優(yōu)良的電壓調(diào)節(jié)器。根據(jù)以NMOS(16～17)的漏極電流的變化(ΔI)為基礎(chǔ)的電壓(ΔIR)的二次方，在PMOS(25)及NMOS(24)中流過漏極電流(對(duì)PMOS(26)的柵極的充放電電流)，因此，充放電電流的最大值(Imax)變大，PMOS(26)的柵極電壓的轉(zhuǎn)移時(shí)間(t)縮短，電壓調(diào)節(jié)器的過渡響應(yīng)特性變得優(yōu)良。
文檔編號(hào)G05F1/10GK101329587SQ20081012567
公開日2008年12月24日 申請(qǐng)日期2008年6月20日 優(yōu)先權(quán)日2007年6月21日
發(fā)明者井村多加志 申請(qǐng)人:精工電子有限公司