專利名稱：降低電子回路中自舉點(diǎn)電壓的方法及利用前述方法的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一電子回路，如移位寄存器電路，更是關(guān)于具有自舉點(diǎn)
(bootstrap point)的電子回路。
背景技術(shù)：
移位寄存器一般用于驅(qū)動(dòng)顯示面板，如薄膜晶體管液晶顯示(TFT-LCD) 面板。典型的TFT-LCD顯示面板中，多個(gè)像素乃編排成兩維數(shù)組。所述的像 素由多個(gè)數(shù)據(jù)線及多個(gè)柵極線組成。所述的數(shù)據(jù)線與柵極線分別連接至數(shù)據(jù) 源驅(qū)動(dòng)器與柵極線驅(qū)動(dòng)器。柵極線驅(qū)動(dòng)器包括一移位寄存器模塊，其具有多 個(gè)移位寄存器單元彼此串聯(lián)，以致某移位緩存單元級的輸出端能連接至其后 移位緩存單元級的輸入端。移位暫存模塊中的各移位緩存單元的輸出端乃連 接至顯示面板的柵極線以連續(xù)驅(qū)動(dòng)像素?cái)?shù)組。移位暫存模塊中的所有移位緩 存單元連接至一頻率信號(CK)， 一互補(bǔ)或反相頻率信號(XCK)和一電源電壓 (VSS)。
圖1為一采用先前技術(shù)的移位寄存器(ShiftRegister/SR)電路。如圖1所示， 該移位暫存電路2包括四個(gè)晶體管Ql-Q4和一反相器20。該第一晶體管Ql 柵極耦接至反相頻率信號XCK，第一源極/漏極耦接至一前級移位緩存單元的 輸出端(N-1)。該反相器20的輸入端耦接至該第一晶體管Q1的第一源極/漏極。 第二晶體管Q2具有一柵極耦接至該第一晶體管Q1的第二源極/漏極； 一第一 源極/漏極耦接至頻率信號CK;以及一第二源極/漏極耦接至一輸出端N。該 第三晶體管Q3具有一柵極耦接至反相器20的輸出端； 一第一源極/漏極耦接 至該輸出端N;以及一第二源極/漏極耦接至電源電壓VSS。在圖l所示的移
位暫存電路中，A點(diǎn)介于第二晶體管Q2的柵極與第一晶體管Ql的第二源極 /漏極之間，該點(diǎn)即所謂的自舉點(diǎn)。該自舉點(diǎn)A和第二晶體管Q2的第二源極/ 漏極呈現(xiàn)電容性耦接如圖中電容C所示。
該移位暫存電路的操作說明如下。當(dāng)一反相頻率信號XCK于一高電位， 該第一晶體管Ql被開啟。前級移位緩存單元(N-1)通過第一晶體管Ql輸出一 高電位使第二晶體管Q2幵啟。結(jié)果，輸出端(N)輸出一頻率信號至次級移位 緩存單元(N+1)。另外，該第四晶體管Q4被次級移位緩存單元(N+1)的輸出信
號所開啟。當(dāng)該第四晶體管被開啟時(shí)，輸出端(N)輸出一低電位信號。
圖2為一時(shí)序圖，其表示相對于頻率信號CK、反相頻率信號XCK與自
舉點(diǎn)A電位，該本級N、前級N-1及次級N+1的移位寄存器的輸出端。
當(dāng)該前級移位緩存單元的該輸出端輸出端(N-1)輸出一低電位信號至該反
相器20，該反相器輸出一高電位信號至該第三晶體管Q3。因此，該輸出端(N)
維持一低電位。
當(dāng)該第一晶體管Q1于時(shí)間周期tl時(shí)幵啟，則自舉點(diǎn)A的電位與輸出信 號N約略等同(其間差值約為晶體管閾電壓，請見圖3)。當(dāng)該反相頻率信號 XCK處于低電位，則該自舉點(diǎn)A進(jìn)入一浮動(dòng)態(tài)。依照饋穿壓降(feed-through voltage drop)理論，該柵極與該第二晶體管Q2的第一源極/漏極間的電壓差維 持穩(wěn)定。當(dāng)該頻率信號CK于時(shí)間周期t2時(shí)處于高電位，該自舉點(diǎn)A則處于 一更高的電位Vbl(請見圖3)。于時(shí)間周期t3間，該次級移位緩存單元的輸出 (N+l)為髙壓，而該自舉點(diǎn)A的電位于是放電至低電位。
如圖3所示，該自舉點(diǎn)A的電位等同時(shí)間周期t2時(shí)的Vbl，該Vbl給定 如下-
Vbl=2 X (VDD畫VSS)-Vth
其中VDD為該漏極電壓且其略同于CK于高電位時(shí)的電壓，而VDD又 比VSS為高。因?yàn)橛跁r(shí)間周期t2時(shí)電位Vbl相對輸出端(N-1)的電位來得高， 該源/漏極電壓對該第一晶體管Ql產(chǎn)生一壓力。該高壓可破壞該第一晶體管
Ql而導(dǎo)致移位暫存電路中的電位漂移。
相同的，在電子回路中，利用第一晶體管做開關(guān)以于一頻率周期中提供 第二晶體管的柵極一偏壓，并且用以于互補(bǔ)頻率周期中維持該柵極或該自舉 點(diǎn)的電荷及電位，其將使得該第一晶體管于互補(bǔ)頻率周期內(nèi)原本已相對較高 的源/漏極電壓再被提高。該源/漏極電壓外加一高壓力于該第一 晶體管。
若能有一方法或裝置能降低自舉點(diǎn)的電位而使該第一晶體管的源漏電位 得以下降，將會(huì)是理想而有利的發(fā)明。

發(fā)明內(nèi)容
移位暫存模塊中，其具有多個(gè)移位緩存單元編排成串接模式，本級移位 緩存單元自前級移位緩存單元接收輸出脈沖以產(chǎn)生本級的輸出脈沖。 一般來 說， 一第一晶體管耦接至前級移位緩存單元的輸出，其被當(dāng)作一開關(guān)以接收 來自前級的輸出脈沖。當(dāng)前級輸出脈沖抵達(dá)時(shí)，該晶體管即操作于導(dǎo)通態(tài)。 該前級輸出脈沖傳送至本級移位緩存單元的第二電體的柵極以致使該第二晶 體管進(jìn)入導(dǎo)通態(tài)。在接收該輸出脈沖之后，該第一晶體管操作于非導(dǎo)通態(tài)且 一輸出脈沖產(chǎn)生于該本級移位緩存單元。當(dāng)該本級移位緩存單元輸出一輸出 脈沖，該第一晶體管上的壓差不必要地提高，并對該第一晶體管產(chǎn)生一壓力。 本發(fā)明提供一方法及電路元件以降低當(dāng)本級移位緩存單元輸出其輸出脈沖時(shí) 該第一晶體管其上的電壓。特別的是，本發(fā)明使用一放電電路耦接至該第二 晶體管的柵極以降低該第一晶體管其上的電壓差。
因此，本發(fā)明的第一面向?yàn)橛糜谝浑娮踊芈贩椒?。本方法包括耦接?放電元件至該電路部于該電路部的一耦接點(diǎn)上，其中該電路部于一第一時(shí)期 和接續(xù)該第一時(shí)期后的一第二時(shí)期中是可操作的，而該耦接點(diǎn)于該第一時(shí)期 具有一第一電位且于該第二時(shí)期具有一第二電位；通過該放電元件降低于該 第二時(shí)期中該耦接點(diǎn)上的該第二電位，其中該電路部包括 一輸入元件，可 操作于一連接狀態(tài)和一非連接態(tài)，以及一輸出元件，具有一輸出端和一柵極，
且于該電路部中的該耦接點(diǎn)上耦接至該輸入元件，其中當(dāng)該電路部操作于該 第一時(shí)期時(shí)，則該輸入元件操作于該連接態(tài)，并通過該耦接點(diǎn)提供該輸出元 件的該柵極一偏壓，其中該偏壓大體上相等于該第一電位，而當(dāng)該電路部操 作于該第二時(shí)期時(shí)，則該輸入元件操作于該非連接態(tài)，則該耦接點(diǎn)上的電位， 部分因?yàn)樵撦敵鲈妮敵龆松系囊辉黾与娢坏脑?，而從該第一電位增?至該第二電位。
依照本發(fā)明的一實(shí)施例，該輸入元件包括一第一晶體管，而當(dāng)該輸入元 件操作于該連接態(tài)，則該第一晶體管操作于一導(dǎo)通態(tài)，而當(dāng)該輸入元件操作 于該非連接態(tài)，則該第一晶體管操作于一非導(dǎo)通態(tài)，而其中該輸出元件包括 一第二晶體管，其具有一源極/漏極耦接至該輸出端。
依照本發(fā)明的一實(shí)施例，該放電元件具有一第三晶體管，包括一第一源 極/漏極耦接至該耦接點(diǎn)、 一柵極耦接至該耦接點(diǎn)，以及一第二源極/漏極耦接 大體上相等于該第一電位的一參考電位，以使該第一時(shí)期維持該第一電位并 于該第二時(shí)期降低該第二電位。
依照本發(fā)明的一實(shí)施例，該第一晶體管包括一第一漏極/源極耦接至該耦 接點(diǎn)、 一第二漏極/源極耦接至一輸入端以接收一輸入電位，其大體上相等于 該第一吋期中的該第一電位，以及一柵極，耦接至一頻率信號以使該第一晶 體管在該第一時(shí)期中操作于該導(dǎo)通態(tài)。
依照本發(fā)明的另一實(shí)施例，該第一晶體管包括一第一漏極/源極耦接至該 耦接點(diǎn)、 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以接收一輸入電 位大體相等于該第一時(shí)期間的該第一 電位。
依照本發(fā)明的不同的實(shí)施例，該第一晶體管包括一第一漏極/源極耦接至 該耦接點(diǎn)、 一第二漏極/源極耦接至一頻率信號大體相等于該第一時(shí)期中的該 第一電位，以及一柵極，耦接至一輸入端以接收一輸入電位而使得該第一晶 體管于該第一時(shí)期間操作于該導(dǎo)通態(tài)。
本發(fā)明的第二面向?yàn)橐浑娮踊芈?，其包括一輸入元件，可操作于一連接
態(tài)和一非連接態(tài)； 一輸出元件具有一輸出端和一柵極于一耦接點(diǎn)上耦接至該 輸入元件，以及一放電元件耦接至該耦接點(diǎn)，其中該電子回路可操作于一第 一時(shí)期和接續(xù)該第一時(shí)期后的一第二時(shí)期，而其中于該第一時(shí)期，該輸入元 件操作于該連接態(tài)以通過該耦接點(diǎn)以提供一第一電位至該輸出元件的該柵 極，以及于該第二時(shí)期，該輸入元件操作于該非連接態(tài)，而在耦接點(diǎn)上的一 電位，部分因?yàn)樵撦敵鲈脑撦敵龆松系囊辉黾与娢坏脑?，其從該第?電位增加至一第二電位，且其中該放電元件乃用于降低該耦接點(diǎn)上于該第二 時(shí)期中的該第二電位。
依照本發(fā)明的一實(shí)施例，該輸入元件包括一第一晶體管。當(dāng)該輸入元件 操作于該導(dǎo)通態(tài)時(shí)，該第一晶體管則操作于一導(dǎo)通態(tài)，而當(dāng)該輸入元件操作 于一非導(dǎo)通態(tài)時(shí)，則該第一晶體管操作于一非導(dǎo)通態(tài)，而其中該輸出元件包 括一第二晶體管，其具有一源極/漏極耦接至該輸出端。
依照本發(fā)明的一實(shí)施例，該放電元件包括一第三晶體管，其具有一第一 源極/漏極耦接至該耦接點(diǎn)、 一柵極耦接至該耦接點(diǎn)，以及一第二源極/漏極耦 接大體上相等于該第一電位的一參考電位，以致能于該第一時(shí)期中維持該第 一電位，并于該第二時(shí)期中降低該第二電位。
依照本發(fā)明的一實(shí)施例，其中該第一晶體管包括一第一漏極/源極耦接至 該耦接點(diǎn)、 一第二漏極/源極耦接至一輸入端以于該第一時(shí)期接收大體上相等 于該第一電位的一輸入電壓，以及一柵極，耦接至一頻率信號以使該第一晶 體管于該第一時(shí)期操作于該導(dǎo)通態(tài)上。
依照本發(fā)明的另一實(shí)施例，該第一晶體管包括一第一漏極/源極耦接至該 耦接點(diǎn)、 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以于該第一時(shí)期 接收大體上相等于該第一電位的一輸入電壓。
依照本發(fā)明不同的實(shí)施例，該第一晶體管包括一第一漏極/源極耦接至該 耦接點(diǎn)、 一第二漏極/源極耦接至大體相等于該第一時(shí)期中的該第一電位的一 頻率信號，以及一柵極耦接至一輸入端以接收一輸入電位使得該第一晶體管于該第一時(shí)期間操作于該導(dǎo)通態(tài)。
依照本發(fā)明的一實(shí)施例，該第二晶體管還包括一第二源極/漏極耦接至與 該頻率信號互補(bǔ)的一第二頻率信號。
依照本發(fā)明的一實(shí)施例，電子回路，還包括一反相器，具有一輸出端、 一第三晶體管，具有一柵極和一第一源極/漏極，以及一第四晶體管，具有一 柵極、 一第一源極/漏極和一第二源極/漏極，其中該放電元件包括一第五晶體 管，其具有一第一源極/漏極耦接至該耦接點(diǎn)、 一柵極耦接至該耦接點(diǎn)，以及 一第二源極/漏極耦接至大體上相等于該第一電位的一第一參考電壓，以致能 于該第一時(shí)期維持該第一電位，并于該第二時(shí)期降低該第二電位，而其中該 第三晶體管的柵極耦接至該反相器的該輸出，該第三晶體管的該第一源極/漏 極耦接至該輸出端，而該三晶體管的該第二源極/漏極耦接至一第二參考電位， 而該第四電晶的柵極耦接至一第二輸入端，該第四晶體管的該第一源極/漏極 耦接至該輸出端，該第四晶體管的該第二源極/漏極耦接至該第二參考電位。
依照本發(fā)明的另一實(shí)施例，該第一至第五晶體管為NMOS晶體管，而該 第一晶體管的第一源極/漏極耦接至該反相器的一輸入端，而該第二參考電位
較該第一參考電位低。
依照本發(fā)明的另一實(shí)施例，該第一至第五晶體管為PMOS晶體管，而該 第三晶體管的源極/漏極耦接至該反相器的一輸入端，而該第二參考電位較該
第一參考電位高。
本發(fā)明的第三個(gè)面向?yàn)橐灰莆患拇嫫?，包括一第一頻率信號輸入端、一 第二頻率信號輸入端、 一第一電壓輸入端、 一第二電壓輸入端、 一起始脈沖 輸入端，多個(gè)其他移位寄存器單元排列成多個(gè)級，所述個(gè)移位寄存器單元包 括一第一輸入端、 一第二輸入端、 一輸出端、 一反相器具有一輸出端、 一放 電單元具有一第一端和一第二端、 一第一晶體管具有一柵極、 一第一源極/漏 極和一第二源極/漏極、 一第二晶體管具有一柵極、 一第一源極/漏極和一第二 源極/漏極、 一第三晶體管具有一柵極、 一第一源極/漏極和一第二源極/漏極，
以及一第四晶體管具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中該 第一晶體管的柵極耦接至該第一頻率信號輸入端，該第一晶體管的該漏極/源
極耦接至該第一輸入端，而該第一晶體管的該第二漏極/源極耦接至該第二晶 體管的該柵極，該第二晶體管的該第一源極/漏極耦接至該第二頻率輸入端， 而該第二晶體管的該第二源極/漏極耦接至該輸出端，該第三晶體管的柵極耦 接至該反相器的該輸出端，而該第三晶體管的該第一源極/漏極耦接至該輸出
端，而該第三晶體管的該第二源極/漏極耦接至該第一電壓輸入端；該第四晶 體管的柵極耦接至該第二輸出端、該第四晶體管的該第一源極/漏極耦接至該 輸出端，而該第四晶體管的該第二源極/漏極耦接至該第一電壓輸入端；而該 放電電路的該第一端耦接至一第二電壓輸入端，而該放電電路的該第二端耦 接至該第二晶體管的該柵極；而其中所述的移位寄存器相串聯(lián)，并使得一移 位寄存器的該第一輸入端以該移位寄存器的該輸出端耦接至該前級；該移位 寄存器的該第二輸入端以該移位寄存器的該輸出端耦接至該次級； 一第一級 中該移位寄存器的該第一端耦接至該起始脈沖輸入；該第一頻率信號輸入端 和該第二頻率輸入端用于接收互補(bǔ)的頻率信號；而該第一電壓輸入端和該第 二電壓輸入端用以分別接收一第一 電位及一相異的第二電位。
依照本發(fā)明的一實(shí)施例，該放電電路包括一晶體管具有一柵極、 一第一 源極/漏極和一第二源極/漏極，其中該第一源極/漏極耦接至該第放電電路的該 第一端，而該第二源極/漏極的該柵極耦接至該放電電路的該第二端。
依照本發(fā)明的一實(shí)施例，該第一至第五晶體管是NMOS晶體管，而該第 一晶體管的該第一源極/漏極耦接至該反相器的一輸入端，而該第一電位較該 第二電位低。
依照本發(fā)明的另一實(shí)施例，該第一至第五晶體管為PMOS晶體管，而該 第三晶體管的該第一源極/漏極耦接至該反相器的一輸入端，而該第一電位較 該第二電位高。


圖1表示使用先前技術(shù)的移位暫存電路。
圖2表示使用先前技術(shù)的移位暫存電路的時(shí)序圖。
圖3表示使用先前技術(shù)的移位暫存電路位中自舉點(diǎn)上的電位。
圖4表示依照本發(fā)明一實(shí)施例的移位暫存電路。
圖5表示圖4的移位暫存電路的時(shí)序圖。
圖6表示圖4的移位暫存電路中自舉點(diǎn)上的電位。
圖7表示依照本發(fā)明另一實(shí)施例的移位暫存電路。
圖8表示具有多個(gè)移位緩存單元串聯(lián)的移位暫存模塊，其中該移位緩存
單元的輸出與一顯示面板的多個(gè)柵極線相連。
圖9表示依照本發(fā)明一實(shí)施例的具有一放電電路或模塊的一自舉電路部，
用以降低該自舉點(diǎn)上的電壓。
圖10A表示用于圖4的移位暫存電路的一自舉電路部。
圖10B表示依照本發(fā)明一不同的實(shí)施例的一自舉電路部。
圖10C表示依照本發(fā)明的另一實(shí)施例的一自舉電路部。
圖IOD表示依照本發(fā)明的再一實(shí)施例的一自舉電路部。
圖10E表示依照本發(fā)明的另一不同實(shí)施例的一自舉電路部。
圖IIA表示圖7的一移位寄存器中的一自舉電路部。
圖11B表示依照本發(fā)明的一不同實(shí)施例的一自舉電路部。
圖IIC表示依照本發(fā)明的另一實(shí)施例的一自舉電路部。
圖IID表示依照本發(fā)明的再一實(shí)施例的一自舉電路部。
圖IIE表示依照本發(fā)明的另一實(shí)施例的一自舉電路部。
圖12A表示依照本發(fā)明一實(shí)施例的一NMOS移位暫存電路，其中部分的
變化型。
圖12B表示依照本發(fā)明另一實(shí)施例的一NMOS移位暫存電路，其中部分
的變化型。
圖12C表示依照本發(fā)明一實(shí)施例的一 PMOS移位暫存電路，其中部分的 變化型。
圖12D表示依照本發(fā)明另一實(shí)施例的一PMOS移位暫存電路，其中部分 的變化型。
'晶體管；
附圖標(biāo)號 A 自舉點(diǎn)；
Q3 第三晶體管；
Q5 第五晶體管；
100 移位暫存電路;
120 反相器；
150 自舉電路部；
160 放電電路；
250 基底電路部；
具體實(shí)施例方式
C 電容；
Q2 第二晶體管； Q4 第四晶體管； 70 移位暫存模塊；
100~移位暫存電路；
120~反相器;
150 自舉電路部；
170~開關(guān);
250 基底電路部。
為使本發(fā)明更加清楚，請參閱以下實(shí)施方式并配合圖4至圖12D。 本發(fā)明的主旨在降低自舉點(diǎn)(bootstrap point)上的電位，以使施加于晶體管 或耦接至自舉點(diǎn)的晶體管的電壓得以降低。有自舉點(diǎn)的電路會(huì)具有一晶體管 用做為一開關(guān)，其于一頻率周期間提供一偏壓至一第二晶體管的柵極，并且 于一互補(bǔ)頻率周期間維持柵極的電荷。該自舉點(diǎn)乃位于該第二晶體管的柵極。 若該自舉點(diǎn)的電位于該互補(bǔ)頻率周期間提供該第一 晶體管相對髙的源/漏極電 壓，則該源/漏極電壓會(huì)對該第一晶體管產(chǎn)生一壓力。圖9表示一自舉電路部 份。
在本發(fā)明中， 一移位暫存電路是為了呈現(xiàn)該電路中的自舉點(diǎn)，并描述于
該自舉點(diǎn)上的電位是如何發(fā)生的。該移位暫存電路顯示于該圖l、圖4及圖7 中，該自舉點(diǎn)標(biāo)示為A而位于第二晶體管Q2的柵極上。
為了降低圖1中移位寄存器的該自舉點(diǎn)A上的電位，本發(fā)明使用一放電 電路以于時(shí)間周期t2上釋放電壓。圖4為依照本發(fā)明一實(shí)施例的移位暫存電 路。如該圖4所示，該移位暫存電路100包括四個(gè)晶體管Q1-Q4以及一反相 器120。該第一晶體管Q1具有一柵極耦接至該反相頻率信號XCK,而一第一 源極/漏極從一前級移位緩存單元上耦接至一輸出端(N-l)。該反相器120具有 一輸入端耦接至該第一晶體管Ql的該第一源極/漏極、 一第一源極/漏極耦接 至該頻率信號CK，而一第二源極/漏極耦接至一輸出端N。該第三晶體管Q3 具有一柵極耦接至該反相器120的一第一輸出端、 一第一源極/漏極耦接至該 輸出端N，以及一第二源極/漏極耦接至該源極電壓VSS。該第四晶體管Q4 具有一柵極從一次級移位單元耦接至一輸出端N+l; —第一源極/漏極耦接至 該輸出端N及一第二源極/漏極耦接至該源極電壓VSS。圖4中所示的移位暫 存電路中，該自舉點(diǎn)A與該第二晶體管Q2的該第二源極/漏極呈現(xiàn)電容性地 耦接，如圖中電容C所示。 一放電電路耦接于該自舉點(diǎn)A。該放電電路，舉 例而言，可由一晶體管Q5所構(gòu)成。該放電電路也可由兩個(gè)或兩個(gè)以上的晶體 管或二極管所構(gòu)成。該第五晶體管Q5的該第一源極/漏極連接至該漏極電 壓VDD，而該第五晶體管Q5的該第二源極/漏極連接至該第二晶體管Q2的 柵極。該第五晶體管Q5的柵極連接至其第二源極/漏極。當(dāng)位于該自舉點(diǎn)A 的電位較該第五晶體管Q5的閾電位高時(shí)，則該第五晶體管Q5被開啟。如圖 6所示，經(jīng)過短暫的放電后，自舉點(diǎn)A上的電位被降至Vb2: Vb2-(VDD國VSS)+n X Vth
其中n為連接于該漏極電壓VDD和該自舉點(diǎn)A之間的二極管或晶體管的 數(shù)目。以圖4為例，該數(shù)目為l。
該移位暫存電路IOO，如圖4所示，可被分成兩電路部150和250。各部 具有數(shù)種不同的實(shí)施例。該自舉電路部150—般如圖9所示，而其變化型，
舉例而言，如圖IOA至圖IOE所示。該基底電路部250具有變化型，舉例而 言，如圖12A和圖12B所示。
圖5表示圖4中所示的該移位暫存電路的時(shí)序圖。圖5表示自舉點(diǎn)A在 各時(shí)期的電位。圖4中該移位暫存電路的操作，除第二時(shí)期t2的放電過程外， 類似圖1中移位寄存器的操作。
當(dāng)該反相頻率信號XCK位于高電位，則該第一晶體管Q1被開啟。該前 級移位緩存單元(N-1)通過該第一晶體管Ql輸出一高電位信號以開啟該第二 晶體管Q2。因此，該輸出端(N)輸出一頻率信號至該次級移位緩存單元(N+1)。 此外，該第四晶體管Q4被該次級移位緩存單元(N+1)的該輸出信號所切換。 當(dāng)該第四晶體管Q4被開啟，該輸出端(N)輸出一低電位信號。
當(dāng)該前級移位緩存單元的輸出端(N-1)輸出一低電位信號至該反相器120， 則該反相器120輸出一高電位信號至該第三晶體管Q3。因此，該輸出端(N) 被維持在一低電位。
當(dāng)該第一晶體管Q1于該時(shí)期tl開啟時(shí)，則該自舉點(diǎn)A的電位和該輸出 信號N會(huì)幾乎相等(差值僅為一晶體管的閾電壓Vth，如圖6所示)。當(dāng)該反相 頻率信號XCK處于一低電位，則該自舉點(diǎn)A處于一浮動(dòng)態(tài)。依照饋穿壓降理 論(feed-though voltage drop theory),該第二晶體管Q2的柵極與該第一源極/ 漏極的電位差被維持穩(wěn)定。當(dāng)該頻率信號CK于時(shí)期t2開始時(shí)處于一高電位， 該自舉點(diǎn)則處于一更高的電位。一旦自舉點(diǎn)A上的電位相較于VDD而言又再 高出該第五晶體管Q5的一閾電壓時(shí)，則該電位會(huì)被放電至Vb2。于時(shí)期t3, 該次級移位緩存單元(N+1)的輸出處于高值，則該自舉點(diǎn)A的電壓則放電至一 低值。
值得注意的是，所述的晶體管Ql-Q5乃為NMOS晶體管。在一 NMOS 移位暫存電路中，該漏極電壓VDD位于一高電位而該源極電壓VSS則處于 一低電位。
依照本發(fā)明的另一實(shí)施例，所述的晶體管Ql-Q5乃為PMOS晶體管，而
該反相器以不同方式連接。于一PMOS移位暫存電路中，該漏極電壓VSS處 于一低電位而該源極電壓VDD則處于一高電位。如圖7所示，該反相器120 的輸入端連接至該移位暫存電路IOO'的輸出端N，而該反相器120'的輸出端 則連接至該第三晶體管Q3的柵極。
如圖7所示的移位暫存電路100'，其可被區(qū)分為兩個(gè)電路部150'和250'。 各部皆具有數(shù)種不同的實(shí)施方式。該自舉電路部150'具有各種變化型，舉例 而言，如圖IIA至圖IIE所示。
值得注意的是，各種NMOS自舉電路部150可與各種NMOS基底電路 250做各種合并利用。更有甚者， 一些NMOS自舉部150可被一PMOS移位 暫存電路使用以降低處于該自舉點(diǎn)A的電壓。例如圖10E中所示的實(shí)施例。 同樣地，該P(yáng)MOS自舉電路部150，也可使用于一 NMOS移位暫存電路。
本發(fā)明的該移位暫存電路100或100'可用做驅(qū)動(dòng)一顯示面板的一移位暫 存模塊中的一移位緩存單元。如圖8所示，該移位暫存模塊70包括多個(gè)移位 緩存單元IOO連接成串聯(lián)型式，其以一級的該輸出端連接至次級的輸入端Inl 及前級的輸入端In2。各移位緩存單元100具有一第一頻率信號輸入Ckl耦接 至該頻率信號CK、 一第二頻率信號輸入Ck2耦接至反相頻率信號XCK、 一 源極電壓輸入Vs耦接至VSS而一漏極電壓輸入Vd通過一控制總線耦接至 VDD。該第一移位緩存單元的輸入端耦接至一起啟脈沖信號Vst。該移位暫存 模塊70，舉例而言，可用以驅(qū)動(dòng)一顯示面板的多個(gè)柵極線。
如上所述，本發(fā)明提供一移位暫存電路，包括四晶體管Ql-Q4，以及一 反相器。各晶體管具有一柵極、 一第一源極/漏極端，以及一第二源極/漏極端。 一放電電路耦接至一自舉點(diǎn)A,該自舉點(diǎn)A介于該第一晶體管Ql的第二源 極/漏極與該第二晶體管Q2的柵極間。該放電電路可由一晶體管Q5所構(gòu)成， 或由更多晶體管串聯(lián)而成。該晶體管Q5的第一源極/漏極連接至一參考電壓 如VDD。在該放電電路中，該晶體管Q5的柵極連接至其第二源極/漏極以使 得當(dāng)該自舉點(diǎn)A上的電位相較于該參考電壓VDD而言又再超過該晶體管
Q5的一閾電壓時(shí)，則而該自舉點(diǎn)A上的電位會(huì)因Q5開啟而調(diào)降。該反相器 的輸出耦接至該第三晶體管Q3的柵極。該晶體管Ql-Q5可為NMOS晶體管 或PMOS晶體管。于一NMOS移位暫存電路中，該反相器的輸入端耦接至該 第一晶體管Q1的第一源極/漏極。于一PMOS移位暫存電路中，該反相器的 輸入端耦接至該第三晶體管Q3的第一源極/漏極。
本發(fā)明也提供一移位暫存模塊，包括多個(gè)移位緩存單元耦接成串聯(lián)型式， 使得一移位緩存單元的輸出端耦接至次級移位緩存單元的該第一輸入端以及 該前級的第二輸入端。該移位暫存模塊也具有一起啟脈沖輸入端耦接至該模 塊中的一第一移位緩存單元的輸入端。各該移位緩存單元具有一第一頻率信 號輸入端、 一第二頻率信號輸入端、 一第一電壓輸入端，以及一第二電壓輸 入端，其中該第一頻率信號輸入端及該第二頻率信號輸入端用以接收互補(bǔ)頻 率信號。
雖然移位暫存電路在描述中為可降低電子回路中自舉點(diǎn)的裝置及方法， 但值得注意的是本發(fā)明可應(yīng)用于具有相似自舉點(diǎn)的任何電子回路。舉例而言， 本發(fā)明可被用于如圖9所示的一自舉電路部。
在如圖9所示的該自舉電路部中， 一第一晶體管Ql被當(dāng)作一開關(guān)170以 控制一第二晶體管Q2的狀態(tài)。當(dāng)位于控制端的電位提高，則Q1會(huì)基于該輸 入端的電位而導(dǎo)通以提供一偏壓給Q2的柵極。當(dāng)位于該控制端的電位降低， Ql則被切斷。若位于該輸出端為高電位，則電荷將被困于Ql及Q2柵極的 間。若該自舉點(diǎn)A的電位相對于該輸入端的電位為髙時(shí)，且電荷長時(shí)間地蓄 積，則Ql上的源/漏極電壓可能導(dǎo)致Ql損毀。為了降低施加于Q1上的電壓， 一放電模塊或電路160耦接至點(diǎn)A以依照該參考電位降低點(diǎn)A上的電位。
本發(fā)明的一不同的實(shí)施例中，該自舉電路部150的柵極耦接至該輸入端， 如圖10B中所示。
本發(fā)明的另一實(shí)施例中，該開關(guān)170設(shè)置成不同的型式。如圖10C中所 示，Ql的柵極耦接至該輸入端。Ql的源極或漏極中的一端耦接至XCK而另
一端則耦接至該自舉點(diǎn)A。
圖IOD所示的實(shí)施例中，Ql的源極或漏極中的一端耦接至VDD，而非 XCK。
圖10E所示的實(shí)施例中，Q5的該第一漏極/源極耦接至CK。該NMOS 的實(shí)施方式也可用于一 PMOS移位暫存電路中以降低自舉點(diǎn)A上的電壓。
圖9所示的自舉電路部150，可用于圖7中所示的一 PMOS移位暫存電 路。在此情況下，晶體管Q1、 Q2以及Q5也是PMOS晶體管。圖11A所示 的實(shí)施例中，該控制端輸入至Q1的柵極者為XCK，而該參考電壓至該放電 電路160者為VSS。在該放電電路160中，Q5的該第一漏極/源極耦接至VSS， 而該柵極及該第二漏極/源極端耦接至該自舉點(diǎn)A。
本發(fā)明的一不同實(shí)施例中，該自舉電路部150'的Ql的柵極耦接至該輸入 端，如圖IIB所示。
本發(fā)明的另一實(shí)施例中，該幵關(guān)170設(shè)置成不同型式。如圖11C所示， Ql的柵極耦接至該輸入端。Ql的漏極和源極中的一端耦接至XCK，而另一 端耦接至該自舉點(diǎn)A。
圖11D所示的實(shí)施例中，Q5的該第一漏極/源極耦接至VSS而非XCK。
圖IIE所示的實(shí)施例中，Q5的該第一漏極/源極端耦接至CK。
此外，圖4和圖7所示的該基底電路部250和250'也可具有多種實(shí)施方 式如圖12A-圖12D所示。圖12A和圖12B為圖4中該NMOS基底電路部250 的變化型，在圖12B中其具有一額外的晶體管Q6。圖12C和圖12D中為圖4 中的該P(yáng)MOS基底電路部250'的變化型，在圖12D中其具有一額外的晶體管 Q6。這些不同的實(shí)施例皆可將各種自舉電路部150和150'以各種方式結(jié)合。
總的來說，本發(fā)明提供一種降低電路中的一自舉電路部的自舉點(diǎn)上電壓 的方法及裝置。在該自舉電路部中， 一開關(guān)可用于控制一輸出電路區(qū)塊中的 該晶體管(輸出晶體管)的狀態(tài)。特別的是，該開關(guān)耦接至該輸出晶體管的該柵 極以提^^一偏壓至該柵極而使該輸出晶體管得以導(dǎo)通。該開關(guān)可包括其他的
晶體管(開關(guān)晶體管)，其以源極或漏極中的一端耦接至該輸出電路部中的晶體 管的柵極。而源極或漏極中的另一端及該切換晶體管的柵極可耦接至一頻率 信號、 一控制電壓，或一輸入信號以使其開啟或關(guān)閉。當(dāng)該開關(guān)晶體管關(guān)閉 或非導(dǎo)通，則該切換晶體管的源極與和漏極間的電壓差可能相當(dāng)?shù)馗?。為?降低該電壓差， 一放電電路可用以降低該自舉點(diǎn)上的電位。該放電電路可包 括一晶體管(放電晶體管)，當(dāng)該開關(guān)晶體管非導(dǎo)通時(shí)，則該放電晶體管會(huì)被導(dǎo) 通。因此，該放電晶體管的源極或漏極的一端耦接至一參考電壓，而該放電 晶體管的源極或漏極的另一端以及其柵極則耦接至該自舉點(diǎn)。
該自舉電路部的各種實(shí)施例皆可用于一NMOS電子回路或一PMOS電子 回路。舉例而言，該自舉電路部的各種實(shí)施可用于一PMOS移位暫存電路或 一NMOS移位暫存電路。
雖然本發(fā)明已以實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何具有 本發(fā)明所屬技術(shù)領(lǐng)域的通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可 作各種更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視^l利要求所界定為準(zhǔn)。
權(quán)利要求
1、一種用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在于，該方法包括耦接一放電元件至所述的電路部于該電路部的一自舉點(diǎn)上，其中該電路部于一第一時(shí)期和接續(xù)該第一時(shí)期后的一第二時(shí)期中是可操作的，而該自舉點(diǎn)于該第一時(shí)期具有一第一電位且于該第二時(shí)期具有一第二電位；通過所述的放電元件降低于所述的第二時(shí)期中所述的自舉點(diǎn)上的第二電位，其中所述的電路部包括一輸入元件，可操作于一連接狀態(tài)和一非連接態(tài)；以及一輸出元件，具有一輸出端和一柵極，且于所述的電路部中的所述的自舉點(diǎn)上耦接至所述的輸入元件，其中當(dāng)該電路部操作于所述的第一時(shí)期時(shí)，則該輸入元件操作于所述的連接態(tài)，并通過該自舉點(diǎn)提供該輸出元件的柵極一偏壓，其中該偏壓大體上相等于所述的第一電位，而當(dāng)所述的電路部操作于所述的第二時(shí)期時(shí)，則該輸入元件操作于所述的非連接態(tài)，則所述的自舉點(diǎn)上的電位，部分因?yàn)樵撦敵鲈妮敵龆松系囊辉黾与娢坏脑?，而從該第一電位增加至所述的第二電位?br> 2. 如權(quán)利要求1所述的用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在 于，所述的輸入元件包括一第一晶體管，而當(dāng)該輸入元件操作于所述的連接 態(tài)，則該第一晶體管操作于一導(dǎo)通態(tài)，而當(dāng)該輸入元件操作于所述的非連接 態(tài)，則該第一晶體管操作于一非導(dǎo)通態(tài)，而其中所述的輸出元件包括一第二 晶體管，其具有一源極/漏極耦接至所述的輸出端。
3. 如權(quán)利要求2所述的用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在 于，所述的放電元件具有一第三晶體管，包括-一第一源極/漏極，耦接至所述的自舉點(diǎn)； 一柵極，耦接至所述的自舉點(diǎn)；以及 一第二源極/漏極，耦接大體上相等于所述的第一電位的一 參考電位，以 使所述的第一時(shí)期維持該第一電位并于所述的第二時(shí)期降低所述的第二電 位。
4. 如權(quán)利要求2所述的用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在 于，所述的第一晶體管包括-一第一漏極/源極，耦接至所述的自舉點(diǎn)；一第二漏極/源極，耦接至一輸入端以接收一輸入電位，其大體上相等于 所述的第一時(shí)期中的所述的第一電位；以及一柵極，耦接至一頻率信號以使所述的第一晶體管在所述的第一時(shí)期中 操作于所述的導(dǎo)通態(tài)。
5. 如權(quán)利要求2所述的用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在 于，所述的第一晶體管包括-—第一漏極/源極，耦接至所述的自舉點(diǎn)；一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以接收一輸入電位大 體相等于所述的第一時(shí)期間的所述的第一電位。
6. 如權(quán)利要求2所述的用于降低電子回路中自舉點(diǎn)電壓的方法，其特征在 于，所述的第一晶體管包括一第一漏極/源極，耦接至所述的自舉點(diǎn)；一第二漏極/源極，耦接至一頻率信號大體相等于所述的第一時(shí)期中的所 述的第一電位；以及一柵極，耦接至一輸入端以接收一輸入電位而使得所述的第一晶體管于 所述的第一時(shí)期間操作于所述的導(dǎo)通態(tài)。
7. —電子回路，其特征在于，該電子回路包括 一輸入元件，可操作于一連接態(tài)和一非連接態(tài)；一輸出元件，具有一輸出端和一柵極，于一自舉點(diǎn)上耦接至所述的輸入 元件；以及 一放電元件，耦接至所述的自舉點(diǎn)，其中所述的電子回路可操作子一第 一時(shí)期和接續(xù)該第一時(shí)期后的一第二時(shí)期，而其中于所述的第一時(shí)期，所述 的輸入元件操作于所述的連接態(tài)以通過所述的自舉點(diǎn)以提供一第一電位至所 述的輸出元件的柵極，以及在所述的第二時(shí)期，所述的輸入元件操作于所述的非連接態(tài)，而在自舉 點(diǎn)上的一電位，部分因?yàn)樗龅妮敵鲈妮敵龆松系囊辉黾与娢坏脑颍?其從所述的第一電位增加至一第二電位，且其中所述的放電元件用于降低該 自舉點(diǎn)上于所述的第二時(shí)期中的第二電位。
8. 如權(quán)利要求7所述的電子回路，其特征在于，當(dāng)所述的輸入元件操作于 所述的導(dǎo)通態(tài)時(shí)，所述的第一晶體管則操作于一導(dǎo)通態(tài)，而當(dāng)所述的輸入元 件操作于一非導(dǎo)通態(tài)時(shí)，則所述的第一晶體管操作于一非導(dǎo)通態(tài)，而其中所 述的輸出元件包括一第二晶體管，其具有一源極/漏極耦接至所述的輸出端。
9. 如權(quán)利要求8所述的電子回路，其特征在于，所述的放電元件包括 一第三晶體管，其具有一第一源極/漏極，耦接至所述的自舉點(diǎn)； 一柵極，耦接至所述的自舉點(diǎn)；以及一第二源極/漏極，耦接大體上相等于所述的第一電位的一參考電位，以 使所述的第一時(shí)期中維持所述的第一電位，并于所述的第二時(shí)期中降低所述 的第二電位。
10. 如權(quán)利要求8所述的電子回路，其特征在于，所述的第一晶體管包括 一第一漏極/源極，耦接至所述的自舉點(diǎn)；一第二漏極/源極，耦接至一輸入端以于所述的第一時(shí)期接收大體上相等 于所述的第一電位的一輸入電壓；以及一柵極，耦接至一頻率信號以使所述的第一晶體管于所述的第一時(shí)期操 作于所述的導(dǎo)通態(tài)上。
11. 如權(quán)利要求8所述的電子回路，其特征在于，所述的第一晶體管包括 一第一漏極/源極，耦接至所述的自舉點(diǎn)； 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以于所述的第一時(shí)期 接收大體上相等于所述的第一電位的一輸入電壓。
12. 如權(quán)利要求8所述的電子回路，其特征在于，所述的第一晶體管包括: 一第一漏極/源極，耦接至所述的自舉點(diǎn)；一第二漏極/源極，耦接至大體相等于所述的第一時(shí)期中的所述的第一電 位的一頻率信號；以及一柵極，耦接至一輸入端以接收一輸入電位使得所述的第一晶體管于所 述的第一時(shí)期間操作于所述的導(dǎo)通態(tài)。
13. 如權(quán)利要求IO所述的電子回路，其特征在于，所述的第二晶體管還包 括一第二源極/漏極耦接至與所述的頻率信號互補(bǔ)的一第二頻率信號。
14. 如權(quán)利要求13所述的電子回路，其特征在于，所述的電子回路還包括 一反相器，具有一輸出端；一第三晶體管，具有一柵極和一第一源極/漏極；以及一第四晶體管，具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中所述的放電元件包括一第五晶體管，其具有一第一源極/漏極，耦接至所述的自舉點(diǎn)；一柵極，耦接至所述的自舉點(diǎn)；以及一第二源極/漏極，耦接至大體上相等于所述的第一電位的一第一參考電 壓，以使所述的第一時(shí)期維持所述的第一電位，并于所述的第二時(shí)期降低所 述的第二電位，而其中所述的第三晶體管的柵極耦接至所述的反相器的輸出 端，該第三晶體管的第一源極/漏極耦接至該輸出端，而該第三晶體管的第二 源極/漏極耦接至一第二參考電位，而所述的第四電晶的柵極耦接至一第二輸 入端，該第四晶體管的所述的第一源極/漏極耦接至所述的輸出端，該第四晶 體管的第二源極/漏極耦接至所述的第二參考電位。
15. 如權(quán)利要求14所述的電子回路，其特征在于，所述的第一至第五晶體 管為NMOS晶體管，而該第一晶體管的第一源極/漏極耦接至所述的反相器的一輸入端，而所述的第二參考電位較所述的第一參考電位低。
16. 如權(quán)利要求14所述的電子回路，其特征在于，所述的第一至第五晶體 管為PMOS晶體管，而該第三晶體管的源極/漏極耦接至所述的反相器的一輸 入端，而所述的第二參考電位較所述的第一參考電位高。
17. —移位暫存模塊，其特征在于，所述的移位暫存模塊包括 一第一頻率信號輸入端；一第二頻率信號輸入端； 一第一電壓輸入端； 一第二電壓輸入端； 一起始脈沖輸入端；多個(gè)其他移位寄存器單元排列成多個(gè)級，所述的移位寄存器單元包括 —第一輸入端；一第二輸入端；一輸出端；一反相器，具有一輸出端； 一放電單元，具有一第一端和一第二端；一第一晶體管，具有一柵極、 一第一源極/漏極和一第二源極/漏極； 一第二晶體管，具有一柵極、 一第一源極/漏極和一第二源極/漏極；以及 一第三晶體管，具有一柵極、 一第一源極/漏極和一第二源極/漏極； 和一第四晶體管，具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中所述的第一晶體管的柵極耦接至所述的第一頻率信號輸入端；該第一晶體管的漏極/源極耦接至所述的第一輸入端，而該第一晶體管的第二漏極/源極耦接至所述的第二晶體管的柵極；所述的第二晶體管的第一源極/漏極耦接至所述的第二頻率輸入端，而該第二晶體管的第二源極/漏極耦接至所述的輸出端；所述的第三晶體管的柵極耦接至所述的反相器的輸出端；而該第三晶體 管的第一源極/漏極耦接至所述的輸出端；而該第三晶體詧的第二源極A漏極耦 接至所述的第一電壓輸入端；所述的第四晶體管的柵極耦接至所述的第二輸出端、該第四晶體管的第 一源^/漏極耦接至所述的輸出端，而該第四晶體管的第二源極/漏極耦接至所 述的第一電壓輸入端；而所述的放電電路的第一端耦接至一第二電壓輸入端， 而該放電電路的第二端耦接至所述的第二晶體管的柵極；而其中所述的移位 寄存器相串聯(lián)，并使得一移位寄存器的第一輸入端以該移位寄存器的輸出端 耦接至所述的前級；所述的移位寄存器的第二輸入端以該移位寄存器的輸出端耦接至所述的 次級；一第一級中所述的移位寄存器的第一端耦接至所述的起始脈沖輸入； 所述的第一頻率信號輸入端和所述的第二頻率輸入端用于接收互補(bǔ)的頻率信號；而所述的第一電壓輸入端和第二電壓輸入端用以分別接收一第一電位及一相異的第二電位。
18. 如權(quán)利要求17所述的移位暫存模塊，其特征在于，所述的放電電路包 括一晶體管具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中該第一源 極/漏極耦接至所述的第一放電電路的第一端，而該第二源極/漏極的柵極耦接 至所述的放電電路的第二端。
19. 如權(quán)利要求17所述的移位暫存模塊，其特征在于，所述的第一至第五 晶體管是NMOS晶體管，而該第一晶體管的第一源極/漏極耦接至所述的反相 器的一輸入端，而所述的第一電位較所述的第二電位低。
20. 如權(quán)利要求17所述的移位暫存模塊，其特征在于，所述的第一至第五 晶體管為PMOS晶體管，而所述的第三晶體管的第一源極/漏極耦接至所述的 反相器的一輸入端，而所述的第一電位較所述的第二電位高。
全文摘要
本發(fā)明提供一種降低電子回路中自舉點(diǎn)電壓的方法及利用前述方法的裝置。在所述的電子回路中，一第一晶體管在導(dǎo)通態(tài)時(shí)接收一輸入脈沖和傳送該輸入脈沖至一第二晶體管的柵極端，致使該第二晶體管進(jìn)入導(dǎo)通態(tài)。此柵極端即所稱的“自舉點(diǎn)”(bootstrap point)。當(dāng)接收了該輸入脈沖，一輸出脈沖于第二晶體管的漏/源極端上產(chǎn)生。當(dāng)于該輸出脈沖的時(shí)間周期上，該第一晶體管乃于非導(dǎo)通態(tài)且該自舉點(diǎn)處于高電壓位準(zhǔn)，其將對第一晶體管外加一電壓。一放電電路，包括至少一晶體管，耦接至該自舉點(diǎn)以降低輸出脈沖周期內(nèi)的電壓位準(zhǔn)。
文檔編號G05F1/52GK101382809SQ20081021301
公開日2009年3月11日 申請日期2008年8月20日 優(yōu)先權(quán)日2007年8月20日
發(fā)明者劉圣超, 林明田, 陳振銘 申請人:友達(dá)光電股份有限公司