專利名稱：一種用于變量泵復(fù)合控制的比例放大器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種用于變量泵復(fù)合控制的比例放大器，適用于變量泵的復(fù)合控 制系統(tǒng)。
技術(shù)背景液壓泵將機(jī)械能轉(zhuǎn)換為液壓能，是液壓系統(tǒng)的動(dòng)力源。在電液比例控制中，液壓 泵是實(shí)現(xiàn)不同控制功能的變量泵。電液比例復(fù)合控制泵可更好的適應(yīng)設(shè)備的復(fù)雜工 況，簡(jiǎn)化液壓系統(tǒng)。用于變量泵復(fù)合控制的比例放大器主要完成復(fù)合控制泵所要求的 各種控制功能。
目前，國(guó)內(nèi)生產(chǎn)的恒功率變量泵大多采用復(fù)合彈簧控制形式，其調(diào)節(jié)精度很低， 且很難得到較寬的功率調(diào)節(jié)范圍；國(guó)外主要采用電反饋和數(shù)字控制技術(shù)相結(jié)合的電液 比例復(fù)合控制泵，把控制功能交給比例放大器完成，檢測(cè)交給壓力、位移變送器完成， 而基泵仍與普通手調(diào)變量泵的基泵相同，其共同的問(wèn)題是設(shè)計(jì)復(fù)雜、價(jià)格昂貴。
發(fā)明內(nèi)容
本實(shí)用新型針對(duì)現(xiàn)有技術(shù)中存在的缺陷，提出一種用于變量泵復(fù)合控制的比例放 大器，結(jié)構(gòu)簡(jiǎn)單，可減低其開(kāi)發(fā)成本。
為達(dá)到上述目的，本實(shí)用新型采用下述技術(shù)方案 一種用于變量泵復(fù)合控制的比 例放大器，包括一個(gè)變量泵，其特征是有一個(gè)帶有設(shè)定壓力信號(hào)輸入口、設(shè)定流量
信號(hào)輸入口和設(shè)定功率信號(hào)輸入口的信號(hào)調(diào)理電路和一個(gè)A/D轉(zhuǎn)換器連接一個(gè)FPGA 單元，所述的FPGA單元經(jīng)一個(gè)串口電路連接一個(gè)上位機(jī)， 一個(gè)FLASH連接所述FPGA 單元，所述的FPGA單元的輸出口經(jīng)一個(gè)D/A轉(zhuǎn)換器、 一個(gè)功率驅(qū)動(dòng)電路連接所述變 量泵；所述的變量泵分別連接三個(gè)傳感器，所述的三個(gè)傳感器的輸出口經(jīng)另一個(gè)信號(hào) 調(diào)理電路和另一個(gè)A/D轉(zhuǎn)換器連接至所述FPGA單元。所述的兩個(gè)信號(hào)調(diào)理電路均由運(yùn)算放大器U1 (0P-07)和若干電阻組成，連接方 式為V-in為輸入電壓信號(hào)，輸出端為V-out;所述的兩個(gè)A/D轉(zhuǎn)換器均選用AD1812 模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)，連接方式為信號(hào)V-out經(jīng)電阻R13接入U(xiǎn)4的2腳，U5(TLC431) 為U4提供電壓，U4的16端接+5V電源，U4的管腳8、 9、 10、 11、 12、 13、 14、 15 輸出數(shù)字量，接入FPGA芯片的相應(yīng)1/0 口；所述的FPGA單元選取FPGA芯片；所述 串口電路由電平轉(zhuǎn)換芯片MAX3232和若干器件組成，連接方式為U3的l、 3端經(jīng)
電容C3連接，4、 5端經(jīng)電容C4連接，ll端經(jīng)電阻RlO、 二極管DS2接+3. 3V，并接 到FPGA芯片的I/O 口， 12端經(jīng)電阻R9、 二極管DS1接+3.3V，并接到FPGA芯片的 I/O 口 ， 10端經(jīng)電阻Rll、 二極管DS3接+3. 3V，并接到FPGA芯片的I/O 口 ， 9端經(jīng) 電阻R12、 二極管DS4連接+3. 3V，并接FPGA芯片的I/O 口 ， 7端和14端接入JP3， 13端和5端接入JP4， JP3、 JP4接入JP5的2端和3端，2端經(jīng)電容C6、 6端經(jīng)電容 C7、 15端接地，16端接+3. 3V電平；所述FLASH選用芯片AMD29LV160DB實(shí)現(xiàn)；所述 D/A轉(zhuǎn)換器選用DAC0808數(shù)模轉(zhuǎn)換芯片實(shí)現(xiàn)，連接方式為U5的13端接+12V， 3端 接-12V， 5、 6、 7、 8、 9、 10、 11、 12端接FPGA芯片的相應(yīng)輸出端，14端通過(guò)R15 接參考電壓，15端通過(guò)R16接地，16端通過(guò)電容C10接-12V， 4端經(jīng)過(guò)一個(gè)由U6組 成的減法器輸出信號(hào)端V-o;所述功率驅(qū)動(dòng)電路選用直流電機(jī)驅(qū)動(dòng)芯片(LMD18200) U2實(shí)現(xiàn)，連接方式為V-o接5端，3、 4、 8分別通過(guò)電阻R5、 R6、 R7接地，1、 2、 10、 ll外接插座JP， JP接變量泵；所述上位機(jī)為PC機(jī)；所述三個(gè)傳感器分別是一個(gè) 壓力變送器和兩個(gè)位移變送器；所述變量泵為柱塞變量泵或葉片變量泵。
在上述FPGA芯片內(nèi)包括主控制模塊、通訊接口 、通訊接口控制模塊和雙端口 RAM， 連接方式為輸入信號(hào)經(jīng)A/D轉(zhuǎn)換器、主控制模塊連接D/A轉(zhuǎn)換器，雙端口RAM分別 連接主控制模塊與通訊接口控制模塊，通訊接口控制模塊連接通訊接口，通訊接口連 接串口電路。上述主控制模塊和通訊接口控制模塊分別由上述FPGA芯片內(nèi)的兩個(gè)嵌 入式處理器NiosII組成，所述NiosII是一種32位微處理器軟核，需配置AvalonT 三態(tài)總線橋、雙端口RAM及若干PIO、 SPI，連接方式為NiosII通過(guò)Avalon片上總 線與片內(nèi)RAM、片內(nèi)ROM、時(shí)鐘、看門狗、雙端口MM、 Avalon T三態(tài)總線橋、PIO、 SPI、 UART相連，UART連接上述上位機(jī)，SPI連接上述A/D轉(zhuǎn)換器，PIO連接上述D/A 轉(zhuǎn)換器，Avalon T三態(tài)總線橋接Avalon三態(tài)總線。
與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果體現(xiàn)在本實(shí)用新型將通訊、控制等功 能集成在可編程片上系統(tǒng)中實(shí)現(xiàn)，采用嵌入式處理器NiosII來(lái)完成軟件控制算法， 使比例放大器結(jié)構(gòu)簡(jiǎn)單，降低其開(kāi)發(fā)成本。

圖1是本實(shí)用新型實(shí)施例的總體結(jié)構(gòu)； 圖2是圖1示例的信號(hào)調(diào)理電路原理圖； 圖3是圖1示例的A/D轉(zhuǎn)換器電路原理圖； 圖4是圖l示例的串口電路原理圖
圖5是圖1示例的D/A轉(zhuǎn)換器電路原理圖6是圖1示例的功率驅(qū)動(dòng)電路原理圖7是圖1示例的FPGA芯片功能模塊框圖及接口說(shuō)明；
圖8是圖1示例的嵌入式處理器NiosII結(jié)構(gòu)圖9是圖1示例的主程序流程圖。
以下通過(guò)具體實(shí)施方式
，并結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。
具體實(shí)施方式

本實(shí)用新型的一個(gè)優(yōu)選實(shí)施例結(jié)合附圖詳述如下
參見(jiàn)圖l，本實(shí)施例的控制對(duì)象為變量泵，圖中上位機(jī)9、傳感器13、 14、 15 和變量泵12不屬于本實(shí)用新型內(nèi)。 一種用于變量泵復(fù)合控制的比例放大器，包括一 個(gè)變量泵12，其特征是有一個(gè)帶有設(shè)定壓力信號(hào)輸入口 1、設(shè)定流量信號(hào)輸入口2 和設(shè)定功率信號(hào)輸入口 3的信號(hào)調(diào)理電路4和一個(gè)A/D轉(zhuǎn)換器5連接一個(gè)FPGA單元 6，所述的FPGA單元6經(jīng)一個(gè)串口電路8連接一個(gè)上位機(jī)9， 一個(gè)FLASH 7連接所 述FPGA單元6，所述的FPGA單元6的輸出口經(jīng)一個(gè)D/A轉(zhuǎn)換器10，再經(jīng)一個(gè)功率驅(qū) 動(dòng)電路11連接所述變量泵12;所述的變量泵12分別連接三個(gè)傳感器13、 14、 15， 所述的三個(gè)傳感器13、 14、 15的輸出口經(jīng)另一個(gè)信號(hào)調(diào)理電路16和另一個(gè)A/D轉(zhuǎn)換 器17連接至所述FPGA單元6。上述設(shè)定輸入信號(hào)可由電位器、程控器或計(jì)算機(jī)產(chǎn)生， 可接受由壓力變送器檢測(cè)的變量泵出口壓力信號(hào)，與壓力給定信號(hào)比較，構(gòu)成對(duì)復(fù)合 控制泵的壓力控制；可接受由位移變送器檢測(cè)的變量液壓缸排量信號(hào)，與流量給定信 號(hào)比較，構(gòu)成對(duì)復(fù)合控制泵的流量控制；可接受由位移變送器檢測(cè)的閥芯位移信號(hào)， 與前面運(yùn)算輸出信號(hào)比較，構(gòu)成對(duì)閥芯的位置調(diào)節(jié)，穩(wěn)定比例電磁鐵的電流；還可實(shí) 現(xiàn)對(duì)復(fù)合控制泵的功率控制。
所述的兩個(gè)信號(hào)調(diào)理電路4、 16均由運(yùn)算放大器U1 (0P-07)和若干電阻組成的 加法器電路構(gòu)成，對(duì)輸入信號(hào)進(jìn)行處理，以適應(yīng)A/D芯片的量程要求，V-in為輸入 電壓信號(hào)，輸出端為V-out，其電路原理圖如圖2所示。
所述的兩個(gè)A/D轉(zhuǎn)換器5、 17均選用AD1812模數(shù)轉(zhuǎn)換芯片U4實(shí)現(xiàn)，將輸入的 模擬量轉(zhuǎn)換成數(shù)字量，信號(hào)V-out經(jīng)電阻R13接入U(xiǎn)4的2腳，U5 (TLC431)為U4 提供電壓，U4的管腳8、 9、 10、 11、 12、 13、 14、 15輸出數(shù)字量，接入FPGA芯片 的相應(yīng)I/0口，其電路圖如圖3所示。
所述串口電路8由電平轉(zhuǎn)換芯片MAX3232 U3和若干器件組成，連接上位機(jī)9， U3的11端經(jīng)電阻RIO、 二極管DS2接+3. 3V，并接到FPGA芯片的I/O 口 ， 12端經(jīng)電 阻R9、 二極管DS1接+3. 3V，并接到FPGA芯片的I/O 口， lO端經(jīng)電阻Rll、 二極管 DS3接+3. 3V，并接到FPGA芯片的I/O 口 ， 9端經(jīng)電阻R12、 二極管DS4連接+3. 3V， 并接FPGA芯片的I/O 口， 7端和14端接入JP3， 13端和5端接入JP4， JP3、 JP4接 入JP5的2端和3端，2端經(jīng)電容C6、 6端經(jīng)電容C7、 15端接地，16端接+3. 3V電 平，其電路圖如圖4所示。
所述D/A轉(zhuǎn)換器10選用DAC0808數(shù)模轉(zhuǎn)換芯片U5實(shí)現(xiàn)，將輸出的數(shù)字量轉(zhuǎn)換成 模擬量，U5的5、 6、 7、 8、 9、 10、 11、 12端接FPGA芯片的相應(yīng)輸出端，4端經(jīng)過(guò) 一個(gè)由U6組成的減法器輸出信號(hào)端V-o，其電路圖如圖5所示。
所述功率驅(qū)動(dòng)電路ll選用直流電機(jī)驅(qū)動(dòng)芯片(LMD18200) U2實(shí)現(xiàn)，對(duì)輸出信號(hào) 進(jìn)行功率放大，V-o接5端，3、 4、 8分別通過(guò)電阻R5、 R6、 R7接地，1、 2、 10、 ll外接插座JP， JP接變量泵，其電路圖如圖6所示。
所述上位機(jī)9為PC機(jī)；所述三個(gè)傳感器13、 14、 15分別是一個(gè)壓力變送器和兩 個(gè)位移變送器；所述變量泵12為柱塞變量泵或葉片變量泵。
參見(jiàn)圖7，在上述FPGA芯片內(nèi)包括主控制模塊18、通訊接口20、通訊接口控制 模塊21和雙端口 RAM 19，所述主控制模塊18在每個(gè)控制周期到來(lái)時(shí)，通過(guò)上述傳 感器13、 14、 15獲取上述變量泵12的當(dāng)前狀態(tài)信息，采用適當(dāng)?shù)目刂扑惴ㄓ?jì)算控制 量，通過(guò)上述功率驅(qū)動(dòng)電路11輸出控制信號(hào)，并將上述變量泵12的狀態(tài)信息寫(xiě)入上述 雙端口RAM 19;構(gòu)成通訊接口控制模塊21的嵌入式處理器NiosII與構(gòu)成主控制模 塊18的嵌入式處理器Nios II是兩個(gè)不同的處理器,這兩個(gè)Nios II內(nèi)核集成在一個(gè) NiosII系統(tǒng)中，通過(guò)上述雙端口 RAM 19傳遞數(shù)據(jù)。
參見(jiàn)圖8，本實(shí)施例的控制核心NiosII是Altera公司針對(duì)其FPGA開(kāi)發(fā)的一個(gè)用 戶可配置的32位通用RISC嵌入式處理器，作為實(shí)現(xiàn)控制的中央處理器，特點(diǎn)之一就 是Avalon總線，它是連接片上處理器和其他IP模塊的一種簡(jiǎn)單的總線協(xié)議，規(guī)定了 主部件和從部件之間進(jìn)行連接的端口和通信的時(shí)序。Avalon總線是一種相對(duì)簡(jiǎn)單的 總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成片上編程系統(tǒng)(SOPC)。在Altera 公司提供的QuatusII開(kāi)發(fā)平臺(tái)中進(jìn)行FPGA內(nèi)部的系統(tǒng)設(shè)計(jì)，在SOPC Builder中，為 處理器NiosII添加系統(tǒng)時(shí)鐘，作為所述處理器的周期定時(shí)器和看門狗定時(shí)器；設(shè)計(jì)一 個(gè)通用異步串行接口 UART,實(shí)現(xiàn)與上述上位機(jī)9的數(shù)據(jù)交互；設(shè)置若干PIO、 SPI，其
中PIO用于發(fā)送D/A數(shù)據(jù)并控制D/A片選信號(hào)，SPI采集輸入設(shè)定信號(hào)1、 2、 3和上 述傳感器13、 14、 15檢測(cè)信號(hào)；此外還添加外部FLASH接口，軟件程序在編譯完成后 存儲(chǔ)在外部FLASH中，F(xiàn)PGA上電后，軟件程序?qū)⒂伤鯢LASH 7中映像到上述雙端口 RAM 19中運(yùn)行。在定制添加完成后，系統(tǒng)工具自動(dòng)分配基地址和中斷并生成系統(tǒng)模 塊。在生成過(guò)程中，SOPC Builder將Nios II系統(tǒng)模塊創(chuàng)建為一個(gè)符號(hào)添加到BDF文檔 中，進(jìn)行布線和邏輯互聯(lián)。在完成這些后，對(duì)工程文件進(jìn)行編譯。編譯后，QuartusII生 成一個(gè)或多個(gè)編程文件,可編程或配置一個(gè)器件,下載到上述FLASH 7中，將在上述 FPGA內(nèi)部生成一個(gè)包括NiosII軟核及相關(guān)外設(shè)接口的電路。 -
上述主控制模塊18中NiosII的任務(wù)就是在規(guī)定的控制周期內(nèi)，通過(guò)通訊接口 20得到上位機(jī)9發(fā)出的控制任務(wù)及控制參數(shù)，接受變量泵12連接的傳感器13、 14、 15檢測(cè)到的反饋信號(hào)，經(jīng)CPU中的適當(dāng)?shù)乃惴ㄓ?jì)算后得到輸出的控制信號(hào)，實(shí)現(xiàn)上 述變量泵12的復(fù)合控制，在Altera公司的軟件集成開(kāi)發(fā)環(huán)境Nios II IDE中進(jìn)行軟件 的編輯、調(diào)試、編譯和下載等工作,其主程序流程圖如圖9所示。
權(quán)利要求1.一種用于變量泵復(fù)合控制的比例放大器，包括一個(gè)變量泵(12)，其特征是有一個(gè)帶有設(shè)定壓力信號(hào)輸入口(1)、設(shè)定流量信號(hào)輸入口(2)和設(shè)定功率信號(hào)輸入口(3)的信號(hào)調(diào)理電路(4)和一個(gè)A/D轉(zhuǎn)換器(5)連接一個(gè)FPGA單元(6)，所述的FPGA單元(6)經(jīng)一個(gè)串口電路(8)連接一個(gè)上位機(jī)(9)，一個(gè)FLASH(7)連接所述FPGA單元(6)，所述的FPGA單元(6)的輸出口經(jīng)一個(gè)D/A轉(zhuǎn)換器(10)、一個(gè)功率驅(qū)動(dòng)電路(11)連接所述變量泵(12)；所述的變量泵(12)分別連接三個(gè)傳感器(13、14、15)，所述的三個(gè)傳感器(13、14、15)的輸出口經(jīng)另一個(gè)信號(hào)調(diào)理電路(16)和另一個(gè)A/D轉(zhuǎn)換器(17)連接至所述FPGA單元(6)。
2. 根據(jù)權(quán)利要求l所述的一種用于變量泵復(fù)合控制的比例放大器，其特征是所述 的兩個(gè)信號(hào)調(diào)理電路(4、 16)均由運(yùn)算放大器U1 (OP-07)和若干電阻組成，連 接方式為V-in為輸入電壓信號(hào)，輸出端為V-out;所述的兩個(gè)A/D轉(zhuǎn)換器(5、 17)均選用AD1812模數(shù)轉(zhuǎn)換芯片(U4)實(shí)現(xiàn)，連接方式為信號(hào)V-out經(jīng)電阻 R13接入U(xiǎn)4的2腳，U5 (TLC431)為U4提供電壓，U4的16端接+5V電源，U4 的管腳8、 9、 10、 11、 12、 13、 14、 15輸出數(shù)字量，接入FPGA芯片的相應(yīng)1/0 口；所述的FPGA單元(6)選取FPGA芯片；所述串口電路(8)由電平轉(zhuǎn)換芯片 MAX3232 (U3)和若干器件組成，連接方式為U3的1、 3端經(jīng)電容C3連接，4、 5端經(jīng)電容C4連接，ll端經(jīng)電阻RlO、 二極管DS2接+3. 3V，并接到FPGA芯片的 I/O 口 ， 12端經(jīng)電阻R9、 二極管DS1接+3. 3V，并接到FPGA芯片的I/O 口 ， 10 端經(jīng)電阻Rll、 二極管DS3接+3.3V，并接到FPGA芯片的I/0口， 9端經(jīng)電阻R12、 二極管DS4連接+3. 3V，并接FPGA芯片的I/O 口 ， 7端和14端接入JP3， 13端和 5端接入JP4， JP3、 JP4接入JP5的2端和3端，2端經(jīng)電容C6、 6端經(jīng)電容C7、 15端接地，16端接+3. 3V電平；所述FLASH (7)選用芯片AMD29LV160DB實(shí)現(xiàn)； 所述D/A轉(zhuǎn)換器(10)選用DAC0808數(shù)模轉(zhuǎn)換芯片(U5)實(shí)現(xiàn)，連接方式為U5 的13端接+12V， 3端接-12V， 5、 6、 7、 8、 9、 10、 11、 12端接FPGA芯片的相應(yīng) 輸出端，14端通過(guò)R15接參考電壓，15端通過(guò)R16接地，16端通過(guò)電容C10接 -12V， 4端經(jīng)過(guò)一個(gè)由U6組成的減法器輸出信號(hào)端V-o;所述功率驅(qū)動(dòng)電路(ll) 選用直流電機(jī)驅(qū)動(dòng)芯片(LMD18200) U2實(shí)現(xiàn)，連接方式為V-o接5端，3、 4、 8 分別通過(guò)電阻R5、 R6、 R7接地，1、 2、 10、 ll外接插座JP， JP接變量泵；所述 上位機(jī)(9)為PC機(jī)；所述三個(gè)傳感器(13、 14、 15)分別是一個(gè)壓力變送器和 兩個(gè)位移變送器；所述變量泵(12)為柱塞變量泵或葉片變量泵。
3. 根據(jù)權(quán)利要求2所述的一種用于變量泵復(fù)合控制的比例放大器，其特征是在上 述FPGA芯片內(nèi)包括主控制模塊(18)、通訊接口 (20)、通訊接口控制模塊(21) 和雙端口RAM (19)，連接方式為輸入信號(hào)經(jīng)A/D轉(zhuǎn)換器(5、 17)、主控制模 塊(18)連接D/A轉(zhuǎn)換器(10)，雙端口RAM (19)分別連接主控制模塊(18) 與通訊接口控制模塊(21)，通訊接口控制模塊(21)連接通訊接口 (20),通 訊接口 (20)連接串口電路(8)。
4. 根據(jù)權(quán)利要求3所述的一種用于變量泵復(fù)合控制的比例放大器，其特征是上述 主控制模塊(18)和通訊接口控制模塊(21)分別由上述FPGA芯片內(nèi)的兩個(gè)嵌入 式處理器Nios II組成，所述Nios II是一種32位微處理器軟核，需配置Avalon T 三態(tài)總線橋、雙端口RAM及若干PIO、 SPI,連接方式為NiosII通過(guò)Avalon片 上總線與片內(nèi)廳、片內(nèi)R0M、時(shí)鐘、看門狗、雙端口畫(huà)、Avalon T三態(tài)總線橋、 PIO、 SPI、 UART相連，UART連接上述上位機(jī)(9) ， SPI連接上述A/D轉(zhuǎn)換器(5、 17) ， PIO連接上述D/A轉(zhuǎn)換器(10) ， Avalon T三態(tài)總線橋接Avalon三態(tài)總線。
專利摘要本實(shí)用新型涉及一種用于變量泵復(fù)合控制的比例放大器，包括一個(gè)變量泵，有一個(gè)帶有設(shè)定壓力信號(hào)輸入口、設(shè)定流量信號(hào)輸入口和設(shè)定功率信號(hào)輸入口的信號(hào)調(diào)理電路和一個(gè)A/D轉(zhuǎn)換器連接一個(gè)FPGA單元，所述的FPGA單元經(jīng)一個(gè)串口電路連接一個(gè)上位機(jī)，一個(gè)FLASH連接所述FPGA單元，所述的FPGA單元的輸出口經(jīng)一個(gè)D/A轉(zhuǎn)換器、一個(gè)功率驅(qū)動(dòng)電路連接所述變量泵；所述的變量泵分別連接三個(gè)傳感器，所述的三個(gè)傳感器的輸出口經(jīng)另一個(gè)信號(hào)調(diào)理電路和另一個(gè)A/D轉(zhuǎn)換器連接至所述FPGA單元；由于本實(shí)用新型將通訊、控制等功能集成在可編程片上系統(tǒng)中實(shí)現(xiàn)，采用嵌入式處理器Nios II來(lái)完成軟件控制算法，使比例放大器結(jié)構(gòu)簡(jiǎn)單，可降低其開(kāi)發(fā)成本。
文檔編號(hào)G05B11/38GK201177748SQ20082005754
公開(kāi)日2009年1月7日 申請(qǐng)日期2008年4月21日 優(yōu)先權(quán)日2008年4月21日
發(fā)明者磊 姚, 邢科禮, 金俠杰 申請(qǐng)人:上海大學(xué)