專利名稱：一種基于優(yōu)化psm調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電力電子技術(shù)領(lǐng)域，用于面向處理器(CPU或DSP)負(fù)載的具有數(shù)字控 制功能的電源電壓的自適應(yīng)在線調(diào)節(jié)。
背景技術(shù)：
近年來，隨著集成電路集成度的提高，集成電路的功率密度越來越大，現(xiàn)在的處理 器功耗可達(dá)一百多瓦，散熱器體積龐大且價(jià)格昂貴。同時(shí)，電池技術(shù)的發(fā)展速度遠(yuǎn)遠(yuǎn)落后于 集成電路對(duì)電能的需求，這已成為制約集成電路發(fā)展的重要因素。很多復(fù)雜的電子部件，如中央處理器(CPU)和數(shù)字信號(hào)處理器(DSP)，都能在不同 的時(shí)鐘頻率下工作。高頻工作的數(shù)字電路中，門電路的開關(guān)功耗是功耗的主要組成部分， 開關(guān)功耗與工作頻率成正比，與工作電壓的平方成正比。對(duì)于給定的工作任務(wù)，CPU或DSP 完成任務(wù)所需的時(shí)鐘周期個(gè)數(shù)是確定的，只降低CPU或DSP的工作頻率而不改變其工作電 壓，完成此任務(wù)消耗的總能量是不變的。而在工作頻率固定時(shí)，適當(dāng)降低CPU或DSP的電 源電壓，其消耗的能量將明顯減小。根據(jù)不同的工藝偏差、溫度和負(fù)載工作頻率實(shí)時(shí)地自 適應(yīng)調(diào)節(jié)負(fù)載供電電壓，使其能量消耗最小化，這種低功耗方法稱為自適應(yīng)電壓調(diào)節(jié)(AVS， Adaptive Voltage Scaling)?，F(xiàn)有的自適應(yīng)電壓調(diào)節(jié)方法主要有以下幾種。l)Mukti Barai等人利用ADC、 DPID、DPWM構(gòu)成控制環(huán)路做成自適應(yīng)DC-DC變換器(見文獻(xiàn)“Dual-Mode Multiple-Band Digital Controller for High-Frepuency DC-DC Converter，，，Power Electronics, IEEE Transactions on Volume 24，Issue 3，March 2009 Page (s) :752_766)，但此法需 要數(shù)字環(huán)路補(bǔ)償(而數(shù)字環(huán)路補(bǔ)償通常需要經(jīng)過建模得到補(bǔ)償參數(shù)，而建模所得的參數(shù) 不可能非常精確，這樣必然會(huì)導(dǎo)致補(bǔ)償環(huán)路或多或少地產(chǎn)生振蕩現(xiàn)象；并最終導(dǎo)致輸出 電壓不穩(wěn)定)；2)Shidhartha Das等人根據(jù)電壓調(diào)節(jié)過程中負(fù)載電路(CPU或DSP)的運(yùn) 行出錯(cuò)率來調(diào)節(jié)電壓，同時(shí)用錯(cuò)誤校正機(jī)制來糾正錯(cuò)誤來實(shí)現(xiàn)自適應(yīng)電壓調(diào)節(jié)(見文獻(xiàn) ”Razor II :In Situ Error Detection and Correction for PVT and SER Tolerance，，， Solid-State Circuits，IEEE Journal of Volume 44,Issue 1,Jan. 2009Page (s) :32_48)， 但此法實(shí)現(xiàn)復(fù)雜，且系統(tǒng)糾錯(cuò)耗費(fèi)時(shí)間。3)Dae ffoon Kang等人基于有限狀態(tài)機(jī)設(shè)計(jì)了 全數(shù)字的不需要PID(比例、積分和微分)補(bǔ)償?shù)淖赃m應(yīng)Buck功率變換器(見文獻(xiàn)“A High-Efficiency Fully Digital Synchronous Buck Converter Power Delivery System Based on a Finite-State Machine",Very Large Scale Integration(VLSI)Systems,IEEE Transactions on Volume 14，Issue 3，March 2006 Page (s) :229_240)，但其電路實(shí)現(xiàn)較 本發(fā)明所述方法更為復(fù)雜。PSM (Pulse Skip Modulation)是功率變換系統(tǒng)的一種新型調(diào)制模式，通過跳過一 定的時(shí)鐘周期調(diào)節(jié)輸出電壓，當(dāng)輸出電壓高于設(shè)定值的時(shí)候，功率管控制信號(hào)跳過、不導(dǎo)通 功率管；當(dāng)輸出電壓低于設(shè)定值時(shí)，功率管控制信號(hào)有脈沖信號(hào)導(dǎo)通功率管。PSM控制器具 有輕負(fù)載下效率高、魯棒性強(qiáng)、響應(yīng)速度快、抗干擾能力強(qiáng)、電磁兼容特性好等優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明提供一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，該自適應(yīng)電壓調(diào)節(jié) 器能夠根據(jù)負(fù)載處理器當(dāng)前工作時(shí)鐘頻率的不同自適應(yīng)地調(diào)節(jié)負(fù)載處理器的工作電壓，保 證負(fù)載處理器在給定的工作時(shí)鐘頻率下工作電壓最低，從而有效地降低負(fù)載處理器的功 耗。同時(shí)，采用PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器具有輕載下效率高、魯棒性強(qiáng)、響應(yīng)速度 快、抗干擾能力強(qiáng)、電磁兼容特性好等優(yōu)點(diǎn)。本發(fā)明的基本思路是對(duì)于處理器為代表的大規(guī)模數(shù)字電路，當(dāng)其中的關(guān)鍵路徑 (負(fù)載處理器中最長(zhǎng)的工作路徑)延遲小于一個(gè)時(shí)鐘周期時(shí)，可以正常工作。而關(guān)鍵路徑延 遲與其工作電壓成反比，過低的工作電壓將增大關(guān)鍵路徑的延遲從而使處理器不能正常工 作。采用延遲線復(fù)制負(fù)載處理器的關(guān)鍵路徑，采用負(fù)載處理器工作時(shí)鐘的N分頻信號(hào)作為 延遲測(cè)試信號(hào)，用觸發(fā)器檢測(cè)延遲測(cè)試信號(hào)在延遲線中傳輸速度是否達(dá)到要求。當(dāng)負(fù)載處 理器在一定工作頻率下，若工作電壓VDD過高，延遲測(cè)試信號(hào)能夠通過延遲線，則設(shè)法關(guān)斷 外部功率變換器的功率開關(guān)管、或采用一個(gè)由狀態(tài)機(jī)實(shí)現(xiàn)的具有較小占空比的柵控信號(hào)導(dǎo) 通外部功率變換器的功率開關(guān)管以降低工作電壓；當(dāng)延遲測(cè)試信號(hào)不能通過延遲線，則采 用一個(gè)由狀態(tài)機(jī)實(shí)現(xiàn)的具有較大占空比的柵控信號(hào)導(dǎo)通外部功率變換器的功率開關(guān)管以 提高工作電壓，最終實(shí)現(xiàn)保證負(fù)載處理器在給定的工作時(shí)鐘頻率下工作電壓最低，從而有 效地降低負(fù)載處理器的功耗。本發(fā)明詳細(xì)技術(shù)方案為一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，如圖1所示，包括一個(gè)時(shí)鐘信號(hào) 產(chǎn)生器CLKG、一段延遲線、兩個(gè)觸發(fā)器DO和D1、一個(gè)狀態(tài)機(jī)和一個(gè)數(shù)字PWM信號(hào)產(chǎn)生電路。 外部時(shí)鐘信號(hào)源為時(shí)鐘信號(hào)產(chǎn)生器CLKG提供參考時(shí)鐘信號(hào)CLK_REF;時(shí)鐘信號(hào)產(chǎn)生器CLKG 根據(jù)外部負(fù)載處理器請(qǐng)求的工作頻率的控制信號(hào)CLKG_Ctrl產(chǎn)生三個(gè)時(shí)鐘信號(hào)負(fù)載處理 器時(shí)鐘信號(hào)CLK_CPU、延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK ；所述延遲線復(fù)位信號(hào)RST 和延遲測(cè)試信號(hào)TCLK為負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的N分頻信號(hào)，N為大于等于2的整 數(shù)，且延遲線復(fù)位信號(hào)RST上升沿比延遲測(cè)試信號(hào)TCLK的上升沿滯后一個(gè)負(fù)載處理器時(shí)鐘 信號(hào)CLK_CPU的時(shí)鐘周期；其中，延遲線復(fù)位信號(hào)RST同時(shí)輸入到延遲線復(fù)位端、觸發(fā)器DO 的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測(cè)試信號(hào)TCLK輸入到延遲線的延時(shí)測(cè)試端； 負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU輸入到負(fù)載處理器的時(shí)鐘信號(hào)輸入端。外部功率變換器的輸 出電壓VDD同時(shí)為外部負(fù)載處理器和延遲線供電；延遲線的輸出信號(hào)0X分成兩路一路輸 入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個(gè)延遲單元后輸入到觸發(fā)器DO的數(shù)據(jù)輸入端； 觸發(fā)器DO鎖存的延遲信號(hào)E0和觸發(fā)器D1鎖存的延遲信號(hào)E1分別輸入到狀態(tài)機(jī)，狀態(tài)機(jī) 產(chǎn)生一個(gè)M位的數(shù)字信號(hào)dM_lClM_2…屯屯并輸入到數(shù)字PWM信號(hào)產(chǎn)生電路，數(shù)字PWM信號(hào)產(chǎn) 生電路產(chǎn)生不同占空比的PWM信號(hào)用于控制外部功率變換器中主開關(guān)管的導(dǎo)通或截止。上述方案中，所述延遲線長(zhǎng)度超過外部負(fù)載處理器關(guān)鍵路徑長(zhǎng)度L，超過部分AL 為長(zhǎng)度裕度(AL為外部負(fù)載處理器關(guān)鍵路徑長(zhǎng)度L的5% 25% )。本發(fā)明所述的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，具有以下優(yōu)點(diǎn)1、在輕負(fù)載時(shí)效率較采用PWM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器高。功率變換器處于輕負(fù)載或者待機(jī)狀態(tài)時(shí)，由于負(fù)載上流過電流較小，功率開關(guān)管 導(dǎo)通損耗可以忽略，開關(guān)損耗成為系統(tǒng)的主要功耗來源。輕載時(shí)，優(yōu)化PSM調(diào)制模式通過跳過時(shí)鐘周期(即隊(duì)=0)，使功率管的開關(guān)次數(shù)減少，從而降低開關(guān)損耗，達(dá)到了提高功率變 換效率的目的。2、環(huán)路不需要補(bǔ)償，電路結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)。傳統(tǒng)的自適應(yīng)電壓調(diào)節(jié)器采用PWM調(diào)制模式，需要經(jīng)過復(fù)雜的環(huán)路建模確定補(bǔ)償 參數(shù)；使用優(yōu)化PSM調(diào)制模式的最大的優(yōu)點(diǎn)之一就是不需要環(huán)路補(bǔ)償。同時(shí)，由圖1可以看 出，本發(fā)明提出的自適應(yīng)電壓調(diào)節(jié)器結(jié)構(gòu)極其簡(jiǎn)單，電路實(shí)現(xiàn)方便。且可以全數(shù)字實(shí)現(xiàn)，易 于小尺寸工藝集成。3、輸出電壓紋波較小。采用優(yōu)化PSM調(diào)制模式，在最大可用占空比D2和最小占空比Dq間插入過渡占空比 D”輸出電壓紋波更小。圖1所示的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器可以完全用數(shù)字設(shè)計(jì)中的 標(biāo)準(zhǔn)單元實(shí)現(xiàn)，可以在更小工藝尺寸下集成，易于電路的移植和修改，順應(yīng)了集成電路發(fā)展 的趨勢(shì)。本發(fā)明特別適合于便攜式產(chǎn)品的電源管理芯片。將CPU的時(shí)鐘信號(hào)作為此電路的 輸入信號(hào)，自適應(yīng)電壓調(diào)節(jié)器自動(dòng)將CPU電壓調(diào)節(jié)到保證電路正常工作的最低值，能有效 減低CPU的能量消耗。


圖1為本發(fā)明提供的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器電路結(jié)構(gòu)示意 圖。圖2為本發(fā)明提供的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器中延遲線的電路 結(jié)構(gòu)圖。圖3為本發(fā)明提供的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器中狀態(tài)機(jī)工作狀 態(tài)轉(zhuǎn)換示意圖。圖4為本發(fā)明提供的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器正常工作的時(shí)序 圖。
具體實(shí)施方案一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，如圖1所示，包括一個(gè)時(shí)鐘信號(hào) 產(chǎn)生器CLKG、一段延遲線、兩個(gè)觸發(fā)器DO和D1、一個(gè)狀態(tài)機(jī)和一個(gè)數(shù)字PWM信號(hào)產(chǎn)生電路。 外部時(shí)鐘信號(hào)源為時(shí)鐘信號(hào)產(chǎn)生器CLKG提供參考時(shí)鐘信號(hào)CLK_REF;時(shí)鐘信號(hào)產(chǎn)生器CLKG 根據(jù)外部負(fù)載處理器請(qǐng)求的工作頻率的控制信號(hào)CLKG_Ctrl產(chǎn)生三個(gè)時(shí)鐘信號(hào)負(fù)載處理 器時(shí)鐘信號(hào)CLK_CPU、延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK ；所述延遲線復(fù)位信號(hào)RST 和延遲測(cè)試信號(hào)TCLK為負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的N分頻信號(hào)，N為大于等于2的整 數(shù)，且延遲線復(fù)位信號(hào)RST上升沿比延遲測(cè)試信號(hào)TCLK的上升沿滯后一個(gè)負(fù)載處理器時(shí)鐘 信號(hào)CLK_CPU的時(shí)鐘周期；其中，延遲線復(fù)位信號(hào)RST同時(shí)輸入到延遲線復(fù)位端、觸發(fā)器DO 的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測(cè)試信號(hào)TCLK輸入到延遲線的延時(shí)測(cè)試端； 負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU輸入到負(fù)載處理器的時(shí)鐘信號(hào)輸入端。外部功率變換器的輸 出電壓VDD同時(shí)為外部負(fù)載處理器和延遲線供電；延遲線的輸出信號(hào)0X分成兩路一路輸入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個(gè)延遲單元后輸入到觸發(fā)器DO的數(shù)據(jù)輸入端； 觸發(fā)器DO鎖存的延遲信號(hào)E0和觸發(fā)器D1鎖存的延遲信號(hào)E1分別輸入到狀態(tài)機(jī)，狀態(tài)機(jī) 產(chǎn)生一個(gè)M位的數(shù)字信號(hào)dM_lClM_2…屯屯并輸入到數(shù)字PWM信號(hào)產(chǎn)生電路，數(shù)字PWM信號(hào)產(chǎn) 生電路產(chǎn)生不同占空比的PWM信號(hào)用于控制外部功率變換器中主開關(guān)管的導(dǎo)通或截止。上述方案中，所述延遲線長(zhǎng)度超過外部負(fù)載處理器關(guān)鍵路徑長(zhǎng)度L，超過部分AL 為長(zhǎng)度裕度(AL為外部負(fù)載處理器關(guān)鍵路徑長(zhǎng)度L的5% 25% )。下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行進(jìn)一步說明。本發(fā)明提供的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，其外部負(fù)載處理器可 以是CPU、DSP或其它數(shù)字處理部件，功率變換器可以是B00St、BUck或其它拓?fù)浣Y(jié)構(gòu)的功率 變換器。以下以負(fù)載處理器為CPU、功率變換器為Buck拓?fù)浣Y(jié)構(gòu)的功率變換器為例對(duì)本發(fā) 明工作過程加以說明。Buck功率變換器的輸出端VDD給CPU和延遲線同時(shí)供電；外部時(shí)鐘信號(hào)源為時(shí)鐘 信號(hào)產(chǎn)生器CLKG提供參考時(shí)鐘信號(hào)CLK_REF ；時(shí)鐘信號(hào)產(chǎn)生器CLKG根據(jù)外部負(fù)載處理器 請(qǐng)求的工作頻率的控制信號(hào)CLKG_Ctrl產(chǎn)生三個(gè)時(shí)鐘信號(hào)負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU、 延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK ；所述延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK 為負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的N分頻信號(hào)，N為大于等于2的整數(shù)，且延遲線復(fù)位信號(hào) RST上升沿比延遲測(cè)試信號(hào)TCLK的上升沿滯后一個(gè)負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的時(shí)鐘周 期。根據(jù)延遲測(cè)試信號(hào)TCLK在延遲線中的傳輸情況判斷功率變換器的輸出電壓是否能使 CPU的關(guān)鍵路徑正常工作，并根據(jù)檢測(cè)的結(jié)果調(diào)節(jié)功率變換器的輸出電壓，保證CPU在需要 處理任務(wù)時(shí)能正常工作，同時(shí)通過降低其供電電壓最大限度地降低負(fù)載CPU能量消耗。設(shè)負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU頻率為f，周期為Ts = 1/f，當(dāng)VDD較高時(shí)，測(cè)試信 號(hào)TCLK將在一個(gè)時(shí)鐘周期Ts內(nèi)傳輸?shù)絻蓚€(gè)觸發(fā)器的數(shù)據(jù)輸入端，CPU可以正常工作；反之， 當(dāng)VDD較低時(shí)，測(cè)試信號(hào)TCLK在一個(gè)時(shí)鐘周期Ts內(nèi)不能傳輸?shù)絻蓚€(gè)觸發(fā)器的數(shù)據(jù)輸入端， 則CPU不能正常工作；當(dāng)在一個(gè)時(shí)鐘周期Ts內(nèi)TCLK剛好傳輸?shù)絻蓚€(gè)觸發(fā)器的數(shù)據(jù)輸入端 時(shí)，CPU中的關(guān)鍵路徑延遲為Ts的L/(L+AL)倍，則此時(shí)CPU的供電電壓VDD在保證留有一 定裕度的前提下最低。在自適應(yīng)電壓調(diào)節(jié)器控制下，Buck功率變換器為CPU負(fù)載提供電源，延遲測(cè)試信 號(hào)TCLK是負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的N分頻時(shí)鐘(每經(jīng)過N個(gè)時(shí)鐘周期Ts進(jìn)行一次 延遲測(cè)試，以下敘述過程中設(shè)N = 2)；延遲線復(fù)位信號(hào)RST與延遲測(cè)試信號(hào)TCLK頻率相同， 但延遲線復(fù)位信號(hào)RST上升沿比延遲測(cè)試信號(hào)TCLK的上升沿滯后一個(gè)負(fù)載處理器時(shí)鐘信 號(hào)CLK_CPU的時(shí)鐘周期。電壓和頻率調(diào)節(jié)完成后系統(tǒng)正常工作過程的具體時(shí)序如圖4所示。當(dāng)VDD過低時(shí)(此時(shí)延遲線處于欠壓狀態(tài))，在一個(gè)時(shí)鐘周期1內(nèi)，延遲測(cè)試信號(hào) TCLK的高電平不能傳輸?shù)窖舆t線的輸出端，此時(shí)延遲線輸出信號(hào)0X為低電平，延遲線輸出 信號(hào)0X經(jīng)過延遲單元后的信號(hào)0Y也為低電平。因?yàn)檠舆t線復(fù)位信號(hào)RST比延遲測(cè)試信號(hào) TCLK滯后一個(gè)時(shí)鐘周期Ts，當(dāng)RST上升沿出現(xiàn)時(shí)，觸發(fā)器D1將延遲線輸出信號(hào)0Y鎖存， 觸發(fā)器DO將延遲單元輸出信號(hào)0Y鎖存。觸發(fā)器DO輸出的信號(hào)E0和觸發(fā)器D1輸出的信 號(hào)E1均為低電平信號(hào)，S卩{EpEj =00，如果狀態(tài)機(jī)當(dāng)前狀態(tài)為5,(1 = 0或1)，則狀態(tài)機(jī) 下一狀態(tài)為Si+1(i = 0或1)且數(shù)字PWM信號(hào)產(chǎn)生電路產(chǎn)生占空比為Di+1(i = 0或1)的信 號(hào)；如果狀態(tài)機(jī)當(dāng)前狀態(tài)為S2，則狀態(tài)機(jī)下一狀態(tài)仍為S2，功率管導(dǎo)通占空比不變。輸出電壓VDD開始上升，由于過渡占空比Di的存在，使輸出電壓紋波更小。當(dāng)VDD過高時(shí)(此時(shí)延遲線處于過壓狀態(tài))，在一個(gè)時(shí)鐘周期Ts內(nèi)，延遲測(cè)試信號(hào) TCLK的高電平能夠傳輸?shù)窖舆t線的輸出端，此時(shí)延遲線輸出信號(hào)0X為高電平，延遲線輸出 信號(hào)0X經(jīng)過延遲單元后的信號(hào)0Y也為低電平。因?yàn)檠舆t線復(fù)位信號(hào)RST比延遲測(cè)試信號(hào) TCLK滯后一個(gè)時(shí)鐘周期Ts，當(dāng)RST上升沿出現(xiàn)時(shí)，觸發(fā)器D1將延遲線輸出信號(hào)0Y鎖存， 觸發(fā)器DO將延遲單元輸出信號(hào)0Y鎖存。觸發(fā)器DO輸出的信號(hào)E0和觸發(fā)器D1輸出的信 號(hào)E1均為高電平信號(hào)，S卩{EpEj = 11，如果狀態(tài)機(jī)當(dāng)前狀態(tài)= 1或2)，則狀態(tài)機(jī) 下一狀態(tài)為SgG = 1或2)且數(shù)字PWM信號(hào)產(chǎn)生電路產(chǎn)生占空比為DgG = 1或2)的信 號(hào)；如果狀態(tài)機(jī)當(dāng)前狀態(tài)為&，則狀態(tài)機(jī)下一狀態(tài)仍為&，功率管導(dǎo)通占空比不變。輸出電 壓VDD開始下降，由于過渡占空比Di的存在，使輸出電壓紋波更小。0X為高電平時(shí)，如果0Y 為低，即{EpEj = 10，則說明輸出電壓不高也不低，此時(shí)如果狀態(tài)機(jī)當(dāng)前狀態(tài)=0， 1或2)，則狀態(tài)機(jī)下一狀態(tài)仍為Si (i = 0，1或2)不變。上述的基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器使得當(dāng)CPU中關(guān)鍵路徑延遲 過大時(shí)，導(dǎo)通一個(gè)時(shí)鐘周期從而提高VDD電壓，減小關(guān)鍵路徑延遲；當(dāng)CPU中關(guān)鍵路徑延遲 過小時(shí)，跳過一個(gè)時(shí)鐘周期從而使VDD電壓降低，降低CPU的能量消耗。延遲線的長(zhǎng)度定為 L+A L，使得CPU關(guān)鍵路徑的延遲自適應(yīng)地調(diào)節(jié)到Ts的L/(L+AL)倍，在保證延遲量留有一 定裕度的情況下將VDD調(diào)節(jié)到最低，最大限度地降低負(fù)載CPU的能量消耗。假設(shè)功率變換器 輸出電壓穩(wěn)定后其輸出電壓紋波為A V，電壓紋波A V的存在不會(huì)影響CPU的正常工作。負(fù) 載CPU的臨界延遲時(shí)間為TS的L/(L+AL)倍，典型值可取L/(L+AL)為80%，此時(shí)AL長(zhǎng) 度為L(zhǎng)的25% ( A L過小，受工藝偏差或輸出電壓的紋波的影響，功率變換器的輸出電壓可 能不能保證負(fù)載正常工作；AL過大，會(huì)造成在給定的工作頻率下，負(fù)載電壓過高，不能最 大限度地節(jié)省能量)。圖4是系統(tǒng)正常工作時(shí)的時(shí)序圖，CLK_CPU、TCLK、RST是由CLKG產(chǎn)生的三個(gè)時(shí)鐘信 號(hào)。其中TCLK和RST是CLK_CPU的N分頻(每經(jīng)過N個(gè)時(shí)鐘周期Ts進(jìn)行一次延遲測(cè)試)， 在圖2中N = 2。RST比TCLK滯后一個(gè)Ts時(shí)鐘周期。延遲線由長(zhǎng)度為L(zhǎng)和A L的兩部分構(gòu)成，如圖4所示，每部分都由帶有一個(gè)反相輸 入端的或非門級(jí)聯(lián)而成。長(zhǎng)度為L(zhǎng)的部分是CPU關(guān)鍵路徑的復(fù)制，長(zhǎng)度為AL的部分是延 遲線長(zhǎng)度的裕度。若用VIN表示Buck功率變換器的輸入電壓，VDD表示輸出電壓，D表示功率管的開 管(導(dǎo)通)占空比，L表示儲(chǔ)能電感值，TP表示CLK_PoWer的時(shí)鐘周期，DMX表示功率變換 器工作于DCM模式下可用的最大占空比。若進(jìn)一步要求功率變換器工作在DCM模式，則有
權(quán)利要求
一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，包括一個(gè)時(shí)鐘信號(hào)產(chǎn)生器CLKG、一段延遲線、兩個(gè)觸發(fā)器D0和D1、一個(gè)狀態(tài)機(jī)和一個(gè)數(shù)字PWM信號(hào)產(chǎn)生電路；外部時(shí)鐘信號(hào)源為時(shí)鐘信號(hào)產(chǎn)生器CLKG提供參考時(shí)鐘信號(hào)CLK_REF；時(shí)鐘信號(hào)產(chǎn)生器CLKG根據(jù)外部負(fù)載處理器請(qǐng)求的工作頻率的控制信號(hào)CLKG_Ctrl產(chǎn)生三個(gè)時(shí)鐘信號(hào)負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU、延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK；所述延遲線復(fù)位信號(hào)RST和延遲測(cè)試信號(hào)TCLK為負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的N分頻信號(hào)，N為大于等于2的整數(shù)，且延遲線復(fù)位信號(hào)RST上升沿比延遲測(cè)試信號(hào)TCLK的上升沿滯后一個(gè)負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU的時(shí)鐘周期；其中，延遲線復(fù)位信號(hào)RST同時(shí)輸入到延遲線復(fù)位端、觸發(fā)器D0的邊沿觸發(fā)端和觸發(fā)器D2的邊沿觸發(fā)端；延遲測(cè)試信號(hào)TCLK輸入到延遲線的延時(shí)測(cè)試端；負(fù)載處理器時(shí)鐘信號(hào)CLK_CPU輸入到負(fù)載處理器的時(shí)鐘信號(hào)輸入端；外部功率變換器的輸出電壓VDD同時(shí)為外部負(fù)載處理器和延遲線供電；延遲線的輸出信號(hào)OX分成兩路一路輸入到觸發(fā)器D1的數(shù)據(jù)輸入端，另一路經(jīng)過一個(gè)延遲單元后輸入到觸發(fā)器D0的數(shù)據(jù)輸入端；觸發(fā)器D0鎖存的延遲信號(hào)E0和觸發(fā)器D1鎖存的延遲信號(hào)E1分別輸入到狀態(tài)機(jī)，狀態(tài)機(jī)產(chǎn)生一個(gè)M位的數(shù)字信號(hào)dM 1dM 2…d1d0并輸入到數(shù)字PWM信號(hào)產(chǎn)生電路，數(shù)字PWM信號(hào)產(chǎn)生電路產(chǎn)生不同占空比的PWM信號(hào)用于控制外部功率變換器中主開關(guān)管的導(dǎo)通或截止。
2.根據(jù)權(quán)利要求1所述的一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，其特征在 于，所述延遲線的長(zhǎng)度裕度AL為外部負(fù)載處理器關(guān)鍵路徑長(zhǎng)度L的5% 30%。
3.根據(jù)權(quán)利要求1或2所述的一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，其特 征在于，所述延遲線由帶一個(gè)反相輸入端的或非門級(jí)聯(lián)而成。
4.根據(jù)權(quán)利要求1或2所述的一種基于PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，其特征在 于，所述數(shù)字PWM信號(hào)產(chǎn)生電路產(chǎn)生的優(yōu)化PSM調(diào)制信號(hào)的最大占空比D2為其中VDD_表示外部功率變換器輸出電壓的最小值，Vinmax表示外部功率變換器輸入電 壓的最大值；最小占空比DO為零沖間占空比Dl = Dmx/2或Dl為(0，Dmx)之間的其它值。
全文摘要
一種基于優(yōu)化PSM調(diào)制模式的自適應(yīng)電壓調(diào)節(jié)器，屬于電力電子技術(shù)領(lǐng)域，用于負(fù)載處理器(CPU或DSP)電源電壓的自適應(yīng)在線調(diào)節(jié)。該自適應(yīng)電壓調(diào)節(jié)器采用延遲線復(fù)制負(fù)載處理器的關(guān)鍵路徑，采用負(fù)載處理器工作時(shí)鐘的N分頻信號(hào)作為延遲測(cè)試信號(hào)，用觸發(fā)器檢測(cè)延遲測(cè)試信號(hào)在延遲線中傳輸速度是否達(dá)到要求。當(dāng)負(fù)載處理器在一定工作頻率下，若工作電壓VDD過高，延遲測(cè)試信號(hào)能夠通過延遲線，則設(shè)法關(guān)斷外部功率變換器的功率開關(guān)管以降低工作電壓；當(dāng)延遲測(cè)試信號(hào)不能通過延遲線，則設(shè)法采用不同占空比的優(yōu)化PSM調(diào)制信號(hào)導(dǎo)通外部功率變換器的功率開關(guān)管以提高工作電壓，最終實(shí)現(xiàn)保證負(fù)載處理器在給定的工作時(shí)鐘頻率下工作電壓最低，從而有效地降低負(fù)載處理器的功耗。
文檔編號(hào)G05F1/56GK101995894SQ20101028305
公開日2011年3月30日 申請(qǐng)日期2010年9月16日 優(yōu)先權(quán)日2010年9月16日
發(fā)明者張波, 李江昆, 李航標(biāo), 甄少偉, 羅萍, 賀雅娟 申請(qǐng)人:電子科技大學(xué)