專利名稱：一種數(shù)控機床位置檢測元件的現(xiàn)場總線接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)控技術(shù)，具體涉及一種數(shù)控機床位置反饋元件的現(xiàn)場總線接口。
背景技術(shù)：
在數(shù)控機床控制系統(tǒng)中，位置檢測元件一般采用編碼器或光柵尺，其信號接口一 般為TTL電平、IVPP的正余弦脈沖串或者串行編碼的形式。如果采用脈沖串的方式傳輸信 號，容易受到工業(yè)環(huán)境的電磁干擾，不適應于工業(yè)現(xiàn)場的高頻傳輸。為了提高位置反饋精度，在數(shù)控機床控制系統(tǒng)中，位置反饋元件與控制裝置之間 的接口出現(xiàn)了采用串行總線的傳輸?shù)臄?shù)字通信方式。目前，國外一些主要的廠商生產(chǎn)的位 置反饋器件及接口大部分都采用串行總線的通信方式，如ENDAT，SSI, PROFIBUS-DP、FANUC 02，MIT02-4，BISS，HIPERFACE等總線。與TTL和正余弦脈沖串方式相比，串行總線方式具有 較高的可靠性和實時性，同時可選擇傳輸增量或者絕對位置，易于實現(xiàn)數(shù)控機床的多軸同 步控制，但是串行總線方式由于其通信速率的限制，信號具有延時，降低了信號的實時性， 因此，難以滿足數(shù)控機床高速、高精度的加工要求。因此，提高串行總線的通信速率是減少信號延時的方式之一，但由于當前串行總 線的信號采用的是電平傳輸方式，其通信速率提高受到限制，通常只有數(shù)兆比特，隨著傳輸 電纜線的增長，通信速率逐步降低。較低的傳輸速率導致產(chǎn)生較大的延遲，從而影響數(shù)控機 床的響應速度和加工精度。如國外某品牌的絕對式碼盤采用通信2M的通信速率，傳輸31 位的碼盤信號，加上總線的數(shù)據(jù)幀頭、幀尾及校驗位等，總共有M位數(shù)據(jù)需要傳輸，線路上 至少產(chǎn)生27微秒的延遲。若將總線的通信速率提高到100M，則傳輸延遲可減小到1微秒以 內(nèi)，基本可以忽略不計。

發(fā)明內(nèi)容
本發(fā)明提出了一種數(shù)控機床位置反饋元件的現(xiàn)場總線接口，該接口基于工業(yè)以太 網(wǎng)技術(shù)，用于數(shù)控機床位置檢測元件的通信，解決了現(xiàn)有傳輸方式的延遲問題。為實現(xiàn)上述目的，本發(fā)明采用的具體技術(shù)方案如下位置檢測元件為相對或者絕對式的旋轉(zhuǎn)式編碼器或光柵尺，其輸出的信號為并行 數(shù)字信號；外部控制裝置(稱為主控模塊)可以是伺服驅(qū)動裝置或數(shù)控裝置。上述位置檢 測元件與外部控制裝置通過現(xiàn)場總線接口相連，實現(xiàn)兩者之間的通信?，F(xiàn)場總線工作于主 從模式，其中外部控制裝置工作于主模式，位置檢測元件工作于從模式。一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口包括現(xiàn)場可編程邏輯門陣列FPGA，用于數(shù)據(jù)的發(fā)送緩沖和接收緩沖以及協(xié)議處理；以太網(wǎng)物理層PHY芯片，與所述現(xiàn)場可編程門陣列FPGA通信，用于發(fā)送和接收數(shù) 據(jù)，將網(wǎng)絡中傳輸?shù)牟罘帜M信號轉(zhuǎn)變?yōu)閿?shù)字信號，以便于現(xiàn)場可編程門陣列FPGA進行處 理；網(wǎng)絡變壓器，與所述PHY連接，用于隔離信號；
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雙絞線接頭，與所述網(wǎng)絡變壓器相連，用于發(fā)送和接收模擬信號。所述現(xiàn)場可編程門陣列FPGA包括總線協(xié)議處理模塊，用于端口的初始化、指示 如何提取有效數(shù)據(jù)、數(shù)據(jù)幀的打包；發(fā)送緩沖區(qū)，用于存放需要發(fā)送的數(shù)據(jù)，PHY直接從發(fā) 送緩沖區(qū)讀取數(shù)據(jù)并發(fā)送；接收緩沖區(qū)，用于存放接收到的數(shù)據(jù)，由FPGA讀取。本發(fā)明提出的一種數(shù)控機床位置反饋元件的現(xiàn)場總線接口可以將總線的通信速 率提高到100M，傳輸延遲可以減小到1微秒以內(nèi)，滿足了現(xiàn)行的數(shù)控機床高速、高精度加工 的要求。


圖1為檢測元件現(xiàn)場總線接口原理圖2為本發(fā)明基于以太網(wǎng)技術(shù)的檢測元件的現(xiàn)場總線接口結(jié)構(gòu)圖3為指令幀的格式示意圖4為指令幀的數(shù)據(jù)區(qū)格式示意圖5為位置幀的格式示意圖6為位置幀的數(shù)據(jù)區(qū)格式示意圖7為主控模塊通訊時序關(guān)系具體實施例方式下面結(jié)合附圖和具體實施例對本發(fā)明作進一步說明。圖1為檢測元件現(xiàn)場總線接口原理圖，虛線框中為本發(fā)明主要內(nèi)容。位置檢測元 件為相對或者絕對式的旋轉(zhuǎn)式編碼器或光柵尺，其輸出的信號為并行數(shù)字信號，與現(xiàn)場總 線接口相連；外部控制裝置(稱為主控模塊)可以是伺服驅(qū)動裝置或數(shù)控裝置，也與同樣的 現(xiàn)場總線接口相連?，F(xiàn)場總線工作于主從模式，其中外部控制裝置工作于主模式，總線式 檢測元件工作于從模式。本發(fā)明利用通用以太網(wǎng)物理層芯片PHY和通用現(xiàn)場可編程邏輯門陣列FPGA實現(xiàn) 了位置檢測元件信號的高速通信，不需采用專用硬件，維護容易且成本低。以太網(wǎng)物理層PHY芯片，與所述現(xiàn)場可編程門陣列FPGA通信，用于發(fā)送和接收數(shù) 據(jù)。位置檢測元件的并行信號由現(xiàn)場可編程門陣列FPGA進行串行編碼后，通過以太網(wǎng)物理 層PHY芯片，產(chǎn)生網(wǎng)絡差分信號傳輸出去；同時接收網(wǎng)絡中傳輸?shù)牟罘中盘?，用于現(xiàn)場可編 程門陣列進行處理。圖2為本發(fā)明基于以太網(wǎng)技術(shù)的檢測元件的現(xiàn)場總線接口結(jié)構(gòu)圖，該接口包括(1)現(xiàn)場可編程門陣列FPGA100，一端與位置檢測元件連接，用于接收檢測元件的 位置信號；另一端與物理層PHY芯片103連接，用于與物理層PHY芯片103的通信。現(xiàn)場 可編程門陣列FPGA100包含協(xié)議處理模塊101和數(shù)據(jù)發(fā)送緩沖區(qū)1021和數(shù)據(jù)接收緩沖區(qū) 1022。協(xié)議處理模塊101 —方面用于將從位置檢測元件讀到的位置數(shù)據(jù)按照預定的總線協(xié) 議進行打包，然后寫入數(shù)據(jù)發(fā)送緩沖區(qū)1021，另一方面是將從數(shù)據(jù)接收緩沖區(qū)1022接收來 的數(shù)據(jù)，包括對檢測元件的初始化、參數(shù)設置等數(shù)據(jù)進行解包；(2)以太網(wǎng)物理層PHY芯片103，與現(xiàn)場可編程門陣列FPGA100和網(wǎng)絡變壓器104 進行通信，用于將數(shù)據(jù)發(fā)送緩沖區(qū)1021的數(shù)字數(shù)據(jù)轉(zhuǎn)換為差分模擬信號發(fā)送到網(wǎng)絡變壓 器104，并從網(wǎng)絡變壓器104接收從網(wǎng)絡中傳輸?shù)牟罘帜M信號，將其轉(zhuǎn)變?yōu)閿?shù)字信號，用 于現(xiàn)場可編程門陣列FPGA100進行處理。(3)網(wǎng)絡變壓器104，與以太網(wǎng)物理層PHY芯片103連接，用于信號隔離；
(4)雙絞線RJ45接頭105，與網(wǎng)絡變壓器104相連，用于發(fā)送和接收網(wǎng)絡信號。主控模塊與總線式檢測元件的通信是通過上述預定的總線協(xié)議實現(xiàn)的。該協(xié)議中 的通信數(shù)據(jù)為雙向傳輸?shù)臄?shù)據(jù)幀，其中，由主控模塊發(fā)給位置檢測元件的命令或參數(shù)設置 幀，稱為指令幀，由位置檢測元件發(fā)給主控模塊的包含位置信息的數(shù)據(jù)幀，稱為位置幀。主 控模塊與位置檢測元件采用點對點的通信方式。指令幀的格式如圖3所示，它包含以下幾個部分(1)數(shù)據(jù)區(qū)，包含主控模塊發(fā)給總線式檢測元件的指令、地址參數(shù)；長度為32bit(2)校驗碼，采用CRC16校驗；長度為16bit.指令幀的數(shù)據(jù)區(qū)包含以下三個部分(見圖4)(1)模式指令；8bit(2)位置檢測元件內(nèi)部寄存器地址編碼；Sbit(3)檢測元件寄存器參數(shù)值；Wbit指令模式的8個Bit的具體含義如表1所示表1 指令模式格式
序號指令模式代 碼眉、1.11100001復位位置檢測元件，并讀取編碼器位置值及狀態(tài) fn息2.11010010寫檢測單元寄存器值，并讀取編碼器位置值及狀 態(tài)信息3.10110100讀檢測單元寄存器值，編碼器位置值及狀態(tài)信息指令幀提供了 8位地址編碼信息，作為位置檢測元件的存儲區(qū)分配，其內(nèi)容如表2 所示。表2 位置檢測元件的存儲區(qū)分配
權(quán)利要求
1.一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，用于數(shù)控機床上的位置檢測元件與 數(shù)控機床外部控制裝置之間的通信，該接口包括現(xiàn)場可編程邏輯門陣列FPGA，用于數(shù)據(jù)的發(fā)送緩沖、接收緩沖以及協(xié)議處理；以太網(wǎng)物理層PHY芯片，與所述現(xiàn)場可編程門陣列FPGA通信，用于發(fā)送和接收數(shù)據(jù)，將 網(wǎng)絡中傳輸?shù)牟罘帜M信號轉(zhuǎn)變?yōu)閿?shù)字信號，以便于現(xiàn)場可編程門陣列FPGA進行處理；網(wǎng)絡變壓器，與所述太網(wǎng)物理層PHY芯片連接，用于隔離信號；和雙絞線接頭，與所述網(wǎng)絡變壓器相連，用于發(fā)送和接收模擬信號；
2.根據(jù)權(quán)利要求1所述的一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，其特征在 于，所述的現(xiàn)場可編程門陣列FPGA包括發(fā)送緩沖區(qū)(1021)，用于存放需要發(fā)送的數(shù)據(jù)，所述太網(wǎng)物理層PHY芯片直接從發(fā)送 緩沖區(qū)讀取數(shù)據(jù)并發(fā)送；接收緩沖區(qū)(1022)，用于存放接收到的數(shù)據(jù)，由所述現(xiàn)場可編程邏輯門陣列FPGA讀 ??；和總線協(xié)議處理模塊(101)，其一方面用于將從位置檢測元件讀到的位置數(shù)據(jù)按照預 定的總線協(xié)議進行打包，然后寫入數(shù)據(jù)發(fā)送緩沖區(qū)(1021)，另一方面將從數(shù)據(jù)接收緩沖區(qū) (1022)接收來的數(shù)據(jù)，包括檢測元件的初始化數(shù)據(jù)和參數(shù)設置數(shù)據(jù)，進行解包。
3.根據(jù)權(quán)利要求1或2所述的一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，其特征 在于，所述的預定的總線協(xié)議中的通信數(shù)據(jù)為雙向傳輸?shù)臄?shù)據(jù)幀，其中，由外部控制裝置發(fā) 給位置檢測元件的命令或參數(shù)設置幀，稱為指令幀，由位置檢測元件發(fā)給外部控制裝置的 包含位置信息的數(shù)據(jù)幀，稱為位置幀，其中，所述指令幀包括(1)數(shù)據(jù)區(qū)，其包含外部控制裝置發(fā)給總線式檢測元件的指 令、地址參數(shù)，長度為32bit ;(幻校驗碼，其采用CRC16校驗；長度為16bit ；所述位置幀包括(1)數(shù)據(jù)區(qū)，其包含故障標識，位置信息，狀態(tài)信息，內(nèi)部寄存器地址 編碼和參數(shù)值，長度為SObit ;(幻校驗碼，其采用CRC16校驗，長度為16bit。
4.根據(jù)權(quán)利要求3所述的一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，其特征在 于，所述指令幀的數(shù)據(jù)區(qū)包括(1)模式指令，長度為8bit ;(幻位置檢測元件內(nèi)部寄存器地 址編碼，長度為Sbit ；和C3)檢測元件寄存器參數(shù)值，長度為16bit。
5.根據(jù)權(quán)利要求4所述的一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，其特征在 于，所述的模式指令包括如下3種(1)復位位置檢測元件，并讀取編碼器位置值及狀態(tài)信 息；( 寫檢測單元寄存器值，并讀取編碼器位置值及狀態(tài)信息；和( 讀檢測單元寄存器 值，編碼器位置值及狀態(tài)信息。
6.根據(jù)權(quán)利要求3-5之一所述的一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，其特 征在于，所述位置幀的數(shù)據(jù)區(qū)包括(1)故障標識，長度為2bit，用于標注位置檢測元件的狀態(tài)；(2)位置信息，長度為46bit，用于指示位置檢測元件當前的位置值；(3)位置檢測元件狀態(tài)信息，長度為16bit，用于指示位置檢測元件中光源、信號幅值 和位置計算的工作狀態(tài)；(4)檢測元件寄存器參數(shù)值，長度為16bit，其為與指令幀中地址編碼對應的位置檢測 元件內(nèi)部寄存器的值。
全文摘要
本發(fā)明公開了一種數(shù)控機床總線式檢測元件的現(xiàn)場總線接口，用于數(shù)控機床上的位置檢測元件與數(shù)控機床外部控制模塊之間的通信，該接口包括現(xiàn)場可編程邏輯門陣列FPGA，用于數(shù)據(jù)的發(fā)送緩沖、接收緩沖以及協(xié)議處理；以太網(wǎng)物理層PHY芯片，與所述現(xiàn)場可編程門陣列FPGA通信，用于發(fā)送和接收數(shù)據(jù)，將網(wǎng)絡中傳輸?shù)牟罘帜M信號轉(zhuǎn)變?yōu)閿?shù)字信號，以便于現(xiàn)場可編程門陣列FPGA進行處理；網(wǎng)絡變壓器，與所述太網(wǎng)物理層PHY芯片連接，用于隔離信號；和雙絞線接頭，與所述網(wǎng)絡變壓器相連，用于發(fā)送和接收模擬信號。本發(fā)明可以將總線的通信速率提高到100M，傳輸延遲可以減小到1微秒以內(nèi)，滿足了現(xiàn)行的數(shù)控機床高速、高精度加工的要求。
文檔編號G05B19/414GK102063091SQ20101053880
公開日2011年5月18日 申請日期2010年11月10日 優(yōu)先權(quán)日2010年11月10日
發(fā)明者任雁勝, 周向東, 周彬, 唐小琦, 唐玉枝, 夏亮, 宋寶, 馬澤龍 申請人:華中科技大學, 武漢華中數(shù)控股份有限公司