專(zhuān)利名稱(chēng)：電源電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路技術(shù)領(lǐng)域，特別涉及一種電源電路。
技術(shù)背景
通常，芯片封裝都會(huì)有鍵合線，對(duì)于封裝采用了基板的芯片還會(huì)有基板走線，采用 其它封裝的芯片在從芯片鍵合焊盤(pán)到芯片外部的路徑上也不可避免的出現(xiàn)其它起連接作 用的走線。對(duì)于所述鍵合線和基板走線以及其它起連接作用的走線都存在寄生的走線電 阻。
對(duì)于電源芯片來(lái)說(shuō)，由于電源芯片會(huì)有多路輸出，且每路輸出都會(huì)帶大的負(fù)載輸 出電流，所以封裝和PCB上面的走線等帶來(lái)的寄生電阻會(huì)產(chǎn)生比較大的電壓降。隨著輸出 電流的加大，寄生電阻會(huì)線性地產(chǎn)生更大的電壓降，從而嚴(yán)重影響到電源芯片的負(fù)載調(diào)整 率，偏離希望輸出的額定電壓。
為了改善電源芯片的負(fù)載調(diào)整率，現(xiàn)有技術(shù)中采用多根鍵合線并聯(lián)，或者采用單 獨(dú)的鍵合線作反饋連線，或者采用單獨(dú)的芯片管腳作為反饋連線，以有效減小鍵合線和基 板走線對(duì)輸出電壓的影響，從而改善電源芯片的負(fù)載調(diào)整率。
在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問(wèn)題
在改善電源芯片負(fù)載調(diào)整率時(shí)，可能會(huì)增加電源芯片的鍵合線的數(shù)目或者額外的 芯片管腳，從而提高了電源芯片的成本。發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種電源電路，提高電源的負(fù)載調(diào)整率。
本發(fā)明提供一種電源電路，包括電壓輸出裝置用于產(chǎn)生輸出電壓；寄生電阻，連 接于所述電壓輸出裝置的輸出端和外界負(fù)載之間，所述寄生電阻的兩端產(chǎn)生電壓降；補(bǔ)償 電路，與所述電壓輸出裝置的輸出端相連，用于產(chǎn)生補(bǔ)償電壓，所述補(bǔ)償電壓加載到所述電 壓輸出裝置上，以抵消所述寄生電阻產(chǎn)生的電壓降，使得在所述負(fù)載接入端獲得的電壓和 所述電壓輸出裝置產(chǎn)生的輸出電壓大致相等。
本發(fā)明實(shí)施例電源電路，通過(guò)產(chǎn)生補(bǔ)償電壓，將所述補(bǔ)償電壓加載到電壓輸出裝 置上，以抵消寄生電阻產(chǎn)生的電壓降，進(jìn)而在負(fù)載接入端獲得的電壓和電壓輸出裝置產(chǎn)生 的輸出電壓大致相等，改善電源電路的負(fù)載調(diào)整率，降低了電源芯片的成本。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以 根據(jù)這些附圖獲得其它的附圖。
圖la、lb為本發(fā)明一實(shí)施例提供的裝置結(jié)構(gòu)示意圖2a、圖2b為本發(fā)明實(shí)施例提供的裝置結(jié)構(gòu)示意圖3a、圖北為本發(fā)明另一實(shí)施例提供的裝置結(jié)構(gòu)示意圖4a、圖4b為本發(fā)明另一實(shí)施例提供的裝置結(jié)構(gòu)示意圖5a、圖恥為本發(fā)明另一實(shí)施例提供的裝置結(jié)構(gòu)示意圖6a、圖6b為本發(fā)明另一實(shí)施例提供的裝置結(jié)構(gòu)示意圖；和
圖7a、圖7b為本發(fā)明另一實(shí)施例提供的裝置結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；?本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它 實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
為使本發(fā)明技術(shù)方案的優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作詳細(xì)說(shuō) 明。
請(qǐng)參閱圖la，本實(shí)施例提供一種電源電路1，以改善負(fù)載調(diào)整率、減小電源電路因 加載負(fù)載而引起希望輸出的額定電壓偏離較多的影響。如圖1所示，電源電路1包括電壓 輸出裝置100、連接電壓輸出裝置100和外界負(fù)載的等效寄生電阻110、補(bǔ)償電路120。電 壓輸出裝置100用于產(chǎn)生輸出電壓V。ut。等效寄生電阻110兩端產(chǎn)生壓降，進(jìn)而電源電路1 的輸出電壓偏離輸出電壓v。ut?？梢岳斫?，在電源電路1中，等效寄生電阻110可以理解為 由實(shí)際電壓產(chǎn)生電路和外界負(fù)載之間的芯片封裝、PCB連線等影響，進(jìn)而帶來(lái)的阻抗。
補(bǔ)償電路120連接在電壓輸出裝置100的輸出端，用于產(chǎn)生補(bǔ)償電壓。該補(bǔ)償電壓 加載到電壓輸出裝置100的輸出端上，以抵消寄生電阻110產(chǎn)生的壓降，進(jìn)而在負(fù)載接入端 獲得的電壓和電壓輸出裝置產(chǎn)生的輸出電壓大致相等?？梢岳斫狻＿@里的大致相等可以理 解為在負(fù)載接入端獲得的電壓等于或近似等于輸出電壓V。ut，近似等于可視為在一定的范 圍相等，如20%的域度內(nèi)變化。本發(fā)明實(shí)施例中。電壓輸出裝置100輸出端連接補(bǔ)償電路 120，通過(guò)補(bǔ)償電路120將補(bǔ)償電壓加載到電壓輸出100裝置輸出端，進(jìn)而在電源電路1的 輸出端可以獲得已抵消寄生電阻110帶來(lái)的壓降后的輸出電壓V。ut，進(jìn)而改善了電源電路1 的負(fù)載調(diào)整率，降低了電源芯片的成本?？梢岳斫膺@里的補(bǔ)償電路120可以通過(guò)耦合等各 種電性連接方式與電壓輸入裝置直接或間接連接。
為方便敘述，本申請(qǐng)文件說(shuō)明書(shū)各實(shí)施例所提到的輸出電壓V-都是指在電壓輸 出裝置100的輸出端產(chǎn)生的，且未受到補(bǔ)償電路120和寄生電阻影響的電壓。實(shí)際上，電壓 輸出裝置100的輸出端產(chǎn)生的電壓是輸出電壓V。ut、補(bǔ)償電路120提供的電壓和等效寄生 電阻提供的電壓三者之和。
結(jié)合參考附圖lb，在本發(fā)明的實(shí)施例中，可以以LD0(Low Dropout Regulator，低 壓差線性穩(wěn)壓器)為例進(jìn)行說(shuō)明。在其他附圖中，虛線框內(nèi)部分可以表示電源電路1，也可 以將電源電路1看作為電源芯片。電源芯片內(nèi)部的鍵合線和基板走線以及其它起連接作用 的走線上的總的寄生電阻可以理解為等效寄生電阻110，即寄生電阻艮 。補(bǔ)償電路包括第 一電阻和補(bǔ)償電流產(chǎn)生電路，第一電阻連接于所述電壓輸出裝置的輸出端與所述補(bǔ)償電流 產(chǎn)生電路之間，其中補(bǔ)償電流產(chǎn)生電路，用于產(chǎn)生與流經(jīng)所述寄生電阻的電流成第一比例關(guān)系的補(bǔ)償電流，補(bǔ)償電流流經(jīng)所述第一電阻后產(chǎn)生所述補(bǔ)償電壓；根據(jù)寄生電阻和第一 電阻的阻值間的第二比例關(guān)系，使得補(bǔ)償電壓大致等于所述寄生電阻兩端產(chǎn)生的電壓。
如圖Ib所示的電源電路1中，與之連接的外界負(fù)載為札-。電壓輸出裝置100包 括參考電壓提供裝置、運(yùn)算放大器OP和第一 PMOS晶體管。等效寄生電阻110為補(bǔ)償電路120包括可選電阻R0、第一電阻R1、第二電阻R2、和補(bǔ)償電流產(chǎn)生電路121。補(bǔ) 償電流產(chǎn)生電路121，用于產(chǎn)生與流經(jīng)寄生電阻艮 的電流成第一比例關(guān)系的補(bǔ)償電流，所 述補(bǔ)償電流流經(jīng)第一電阻Rl后產(chǎn)生所述補(bǔ)償電壓；根據(jù)預(yù)設(shè)的寄生電阻I^paJ且值和第一電 阻Rl阻值的第二比例關(guān)系，使得所述補(bǔ)償電壓大致等于寄生電阻兩端產(chǎn)生的電壓。
運(yùn)算放大器OP具有正輸入端、負(fù)輸入端和輸出端。第一PMOS晶體管的源極連接電 源電壓Vin ；第一 PMOS晶體管(PMOSl)管的柵極與運(yùn)算放大器OP的輸出端連接；第一 PMOS 晶體管(PM0S 1)管的漏極提供輸出電壓V。ut。運(yùn)算放大器OP的負(fù)輸入端與參考電壓VMf提 供裝置連接，以接受參考電壓Vref ；運(yùn)算放大器OP的正輸入端與第一 PMOS晶體管(PMOSl) 管的漏極之間串聯(lián)依次連接有可選電阻R0、第一電阻Rl，使得運(yùn)算放大器OP夠成負(fù)反饋回 路；運(yùn)算放大器OP的正輸入端還通過(guò)第二電阻R2接地。第一 PMOS晶體管的漏極通過(guò)寄 生電阻艮 連接至外界負(fù)載RlMd。設(shè)流過(guò)寄生電阻艮 的電流為I。ut。寄生電阻艮 的阻 值可以通過(guò)預(yù)測(cè)試或預(yù)估計(jì)等各種方式得到，這里不再贅述。補(bǔ)償電流產(chǎn)生電路121 —端 連接至電阻Rl和與電阻可選電阻RO的連接端A點(diǎn)，另一端接地，并產(chǎn)生補(bǔ)償電流1_，使得 Icom與輸出電流i。ut成正比變化，Icom的值等于i。utXRpar/Ri。由于運(yùn)算放大器OP的負(fù)反饋 環(huán)路中，Vref的值不變，流經(jīng)可選電阻RO的電流也沒(méi)有變?？梢岳斫猓丛黾友a(bǔ)償電流產(chǎn)生 電路121和未考慮寄生電阻時(shí)，第一 PMOS晶體管(PMOSl)管的漏極輸出電壓V。ut ；增 加補(bǔ)償電流產(chǎn)生電路121后，PMOS管的漏極得到的電壓為V。ut+RlXI。。m。由于I。。m的值等 于L。utXRp /Rl，因此PMOS管的漏極的電壓值增加為V。ut+I。utXRp ，再進(jìn)一步考慮寄生電阻 Rpar的因素時(shí)，盡管寄生電阻產(chǎn)生電壓降I。utXI par，PM0S管的漏極通過(guò)補(bǔ)償電路(這里 主要是補(bǔ)償電流產(chǎn)生電路121和電阻Rl)作進(jìn)而提高的電壓值等于艮 兩端產(chǎn)生的電壓降。 因此，輸入負(fù)載札_的電壓等于希望獲得的額定電壓V。ut，也即減小了寄生電阻的影響， 改善了電源電路負(fù)載調(diào)整率，降低了電源芯片的成本。
如圖加和圖2b所示，本實(shí)施例提供另一種電源電路，在本實(shí)施例中，補(bǔ)償電路 120可以進(jìn)一步包括第二 PMOS晶體管、第一 NMOS晶體管和第二 NMOS晶體管。其中，第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管和第二 NMOS晶體管均工作于晶體管飽和 區(qū)。運(yùn)算放大器OP的正輸入端通過(guò)相串聯(lián)的可選電阻RO和第一電阻Rl與第一 PMOS晶體 管(PMOSl)的漏極連接，可選的，可直接通過(guò)Rl與第一 PMOS晶體管(PMOSl)的漏極連接。 OP的正輸入端通過(guò)第二電阻R2接地，OP的負(fù)輸入端輸入?yún)⒖茧妷篤,ef，0P的輸出端與第一 PMOS晶體管(PMOSl)的柵極連接，第一 PMOS晶體管(PMOSl)的源極接收輸入的電源電壓 Vin0第一 PMOS晶體管(PMOSl)的漏極通過(guò)寄生電阻艮 與外界負(fù)載I^。ad連接，進(jìn)而給負(fù)載 Rioad提供輸出電流I。ut。
第二 PMOS晶體管(PM0S2)與第一 PMOS晶體管(PMOSl)構(gòu)成電流鏡且工作于晶體 管飽和區(qū)。第二 PMOS晶體管(PM0S2)的柵極與第一 PMOS晶體管(PMOSl)的柵極連接，第 二 PMOS晶體管(PM0S2)的源極與第一 PMOS晶體管(PMOSl)的源極連接。第二 PMOS晶體 管(PM0S2)的漏極與第二 NMOS晶體管(NM0S2)的源極連接。
第一 NMOS晶體管(NMOSl)與第二 NMOS晶體管(NM0S2)構(gòu)成電流鏡。第一 NMOS晶 體管(NMOSl)的源極通過(guò)電阻Rl與第一 PMOS晶體管(PMOSl)的漏極連接；第一 NMOS晶體 管(NMOSl)的漏極接地；第一 NMOS晶體管(NMOSl)的柵極與第二 NMOS晶體管(NM0S2)的 柵極連接。第二 NMOS晶體管(NM0S2)的漏極也接地。其中，第二 PMOS晶體管(PM0S2)的 寬長(zhǎng)比為第一 PMOS晶體管(PMOSl)的寬長(zhǎng)比的K倍，因此流過(guò)第二 PMOS晶體管(PM0S2) 的漏源電流為流過(guò)第一 PMOS晶體管(PMOSl)漏源電流的K倍。這里流過(guò)第一 PMOS晶體管 (PMOSl)的漏源電流等于流過(guò)負(fù)載的電流I。ut與流過(guò)Rl的電流之和。而在實(shí)際電源電 路中，需要輸出的負(fù)載的I。ut遠(yuǎn)大于流過(guò)Rl的電流，以至于流過(guò)第一 PMOS晶體管(PMOSl) 的漏源電流可以近視取值為流過(guò)負(fù)的電流I。ut。因此流過(guò)第二 PMOS晶體管(PM0S2) 的漏源電流為KXI。ut。第一 NMOS晶體管(NMOSl)的寬長(zhǎng)比為第二 NMOS晶體管(NM0S2) 的寬長(zhǎng)比的J倍，因此流過(guò)第一 NMOS晶體管(NMOSl)的漏源電流是流過(guò)第二 NMOS晶體管 (NM0S2)漏源電流的J倍。而流過(guò)第二 PMOS晶體管(PM0S2)的漏源電流等于流過(guò)第二 NMOS 晶體管(NM0S2)的漏源電流，因此流過(guò)第一 NMOS晶體管(NMOSl)的漏源電流為流過(guò)第一 PMOS晶體管(PMOSl)電流的KX J倍，為KX JX I。ut。設(shè)置JXK = Rpar/Rl，其中J、K為自然 數(shù)，& 為寄生電阻阻值，Rl為第一電阻阻值。由電路分析可知當(dāng)增加補(bǔ)償電路后，且未考 慮寄生電阻艮 影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為
Vref X [ (R1+R0) /R2] +Vref+J XKXIoutXRl
由于增加補(bǔ)償電路后，第一 PMOS晶體管(PMOSl)漏極的電壓增加的值為 KXJXI。utXRl?？深A(yù)設(shè)JXK = RP /R1，因此，增加補(bǔ)償電路后，第一 PMOS晶體管(PMOSl) 漏極的電壓增加增加了 I。utXI p 。進(jìn)一步考慮寄生電阻艮 的影響，由于寄生電阻艮 產(chǎn)生 的電壓降也為I。utXI p ，所以增加補(bǔ)償電路后，第一 PMOS晶體管(PMOSl)漏極電壓升高的 值等于寄生電阻民 產(chǎn)生的電壓降。因此負(fù)載IUoad的輸入的電壓就是實(shí)際希望獲得的額 定電壓V。ut，即VMfX[(Rl+R0)/R2]+VMf?？梢?jiàn)增加補(bǔ)償電路后，減小了寄生電阻對(duì)負(fù)載 調(diào)整率的影響。
圖2b相對(duì)于圖加，減少了可選電阻R0。進(jìn)而當(dāng)增加補(bǔ)償電路后，且未考慮寄生電 阻艮 影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為
VrefX (Rl/R2)+Vref+JXKXI。utXRl。由于預(yù)設(shè) JXK = Rpar/Rl，可見(jiàn)增加補(bǔ)償電路 后第一 PMOS晶體管(PMOSl)漏極電壓值增加了 I。utXI p 。進(jìn)一步考慮寄生電阻影響 時(shí)，Rpm產(chǎn)生的電壓降為I。utXI p 。補(bǔ)償電路提供的電壓與寄生電阻艮 的電壓降經(jīng)抵消后。 負(fù)載RlMd上輸入電壓為VrefX (Rl/R2)+Vref,可見(jiàn)，增加補(bǔ)償電路后，減小了寄生電阻Rpm對(duì) 負(fù)載調(diào)整率的影響。
本發(fā)明實(shí)施例揭露的電源電路中，通過(guò)在電源電路內(nèi)部增加的補(bǔ)償電路來(lái)增加輸 出電壓，以補(bǔ)償寄生電阻上產(chǎn)生的電壓降，從而能夠在不增加電源芯片成本的同時(shí)提高電 源的負(fù)載調(diào)整率，降低了電源芯片的成本。
如圖3a，本實(shí)施例提供一種電源電路1，第一 PMOS晶體管(PMOSl)和第二 PMOS晶 體管(PM0S2)工作于晶體管線性區(qū)。相對(duì)于圖加，圖3a所示實(shí)施例中，在第一 PMOS晶體 管(PMOSl)漏極和地之間還并聯(lián)接入第四PMOS晶體管(PM0S4)和電流源，第一 PMOS晶體 管(PMOSl)漏極與第四PMOS晶體管(PM0S4)源極相連；在第二 PMOS晶體管(PM0S》漏極 和第二 NMOS晶體管(NM0S2)之間還并聯(lián)接入PM0S5，第二 PMOS晶體管(PM0S2)漏極與第四PMOS晶體管(PM0S4)源極相連；第四PMOS晶體管(PM0S4)和PM0S5的柵極連接。同樣 可以理解，本實(shí)施例中運(yùn)算放大器OP的正輸入端通過(guò)相串聯(lián)的可選電阻RO和R1、或者通過(guò) Rl與第一 PMOS晶體管(PMOSl)的漏極連接，OP的正輸入端通過(guò)R2接地，OP的負(fù)輸入端與 參考電壓連接，OP的輸出端與第一 PMOS晶體管(PMOSl)的柵極連接，第一 PMOS晶體 管(PMOSl)的源極與電源電壓Vin連接，第一 PMOS晶體管(PMOSl)的漏極通過(guò)寄生電阻艮 輸出電壓至負(fù)載?？梢岳斫猓诙?PMOS晶體管(PM0S2)的漏極與PM0S5的源極連接，PM0S5 的漏極與第二 NMOS晶體管(NM0S2)的源極連接；第一 PMOS晶體管(PMOSl)的漏極與第四 PMOS晶體管(PM0S4)的源極連接，第四PMOS晶體管(PM0S4)的漏極通過(guò)電流源接地；PM0S5 的柵極與第四PMOS晶體管(PM0S4)的柵極和漏極連接。從而，第四PMOS晶體管(PM0S4) 與PM0S5構(gòu)成電流鏡，確保了第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的漏 極電壓大致相等，從而使第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S》的柵、源、 漏三端的電壓相同，保證了第二 PMOS晶體管(PM0S2)可以鏡像第一 PMOS晶體管(PMOSl) 的電流；
PM0S5的漏極與第二 NMOS晶體管(NM0S2)的源極連接，第一 NMOS晶體管(NMOSl) 與第二 NMOS晶體管(NM0S2)構(gòu)成電流鏡，第一 NMOS晶體管(NMOSl)的源極通過(guò)Rl生產(chǎn)補(bǔ) 償電壓提供給第一 PMOS晶體管(PMOSl)的漏極；其中，假設(shè)第二 PMOS晶體管(PM0S2)的寬 長(zhǎng)比為第一 PMOS晶體管(PMOSl)的寬長(zhǎng)比的K倍，因此流過(guò)第二PMOS晶體管(PM0S2)的電 流為流過(guò)第一 PMOS晶體管(PMOSl)電流的K倍。同樣由于流過(guò)第一 PMOS晶體管(PMOSl) 的漏源電流可以近視取值為I。ut，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為KXI。ut ；假設(shè) 第一NMOS晶體管(NMOSl)的寬長(zhǎng)比為第二匪OS晶體管(NM0S2)的寬長(zhǎng)比的J倍，因此流過(guò) 第一 NMOS晶體管(NMOSl)的電流是流過(guò)第二 NMOS晶體管(NM0S2)電流的J倍，而流過(guò)第二 PMOS晶體管(PM0S2)的電流等于流過(guò)第二 NMOS晶體管(NM0S2)的電流，因此流過(guò)第一 NMOS 晶體管(NMOSl)的電流為流過(guò)第一 PMOS晶體管(PMOSl)電流的KX J倍，為KX JX I。ut。預(yù) 設(shè)JXK = Rpar/Rl，其中，Rpar可預(yù)先測(cè)定。
如圖3a所示，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一PMOS晶體管 (PMOSl)漏極電壓=Vref X [ (R1+R0) /R2] +Vref+JXKX IoutXRl0 由于 JXK = Rpar/Rl，可見(jiàn)， 補(bǔ)償電路提供的電壓增加值是I。utXI p 。進(jìn)一步考慮考慮寄生電阻& 的影響，顯然艮 產(chǎn) 生的電壓降為I。utXI p 。所以在第一 PMOS晶體管(PMOSl)漏極端，補(bǔ)償電路提供的電壓增 加值等于Rpar產(chǎn)生的電壓降，進(jìn)而負(fù)載Rltjad實(shí)際輸入的電壓為VrrfX [(Rl+R0)/R2]+Vrrf?？?見(jiàn)增加補(bǔ)償電路后，可以減小寄生電阻對(duì)負(fù)載調(diào)整率的影響。
與圖3a相比，圖北減少了可選電阻R0，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻 影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為
VrefX (Rl/R2)+Vref+JXKXI。utXRl。預(yù)設(shè) JXK = Rpar/1,因此，增加補(bǔ)償電路后， 第一 PMOS晶體管(PMOSl)漏極電壓的值增加了 I。utXI p 。而實(shí)際上產(chǎn)生的電壓降為 I。utXR_，可見(jiàn)，第一 PMOS晶體管(PMOSl)漏極電壓的電壓升高的值等于Rpm產(chǎn)生的電壓 降，如果載Rltjad上的電壓為VrefX (R1/R2) +Vref,從而可以減小寄生電阻對(duì)負(fù)載調(diào)整率的 影響。從而能夠在不增加電源芯片成本的同時(shí)提高電源的負(fù)載調(diào)整率。
與圖加不同，如圖如所示的電源電路中，第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)工作于線性區(qū)。為確保第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的漏極電壓大致相等，通過(guò)在第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管 (PM0S2)的漏極之間引入箝位電壓電路。本實(shí)施例中箝位電壓電路使用運(yùn)放反饋電路完 成其箝位電壓功能，具體包括一運(yùn)算放大器OPl和第三PMOS晶體管。第一 PMOS晶體管 (PMOSl)的的漏極與運(yùn)算放大器OPl的正輸入端連接，第二 PMOS晶體管(PM0S2)的漏極與 OPl的負(fù)輸入端連接。第三PMOS晶體管(PM0S3)的柵極與OPl的輸出端連接，第三PMOS晶 體管(PM0S3)的源極與第二 NMOS晶體管(NM0S2)的漏極連接，第三PMOS晶體管(PM0S3)的 漏極與第二 NMOS晶體管(NM0S2)的源極連接。從而，OPl和第三PMOS晶體管(PM0S3)構(gòu)成 負(fù)反饋箝位電路，確保了第一PMOS晶體管(PMOSl)和第二PMOS晶體管(PM0S2)的漏端電壓 大致相等，從而使第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的柵、源、漏三端 的電壓相同，保證了第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)工作于線性區(qū) 時(shí)，第二 PMOS晶體管(PM0S2)可以鏡像第一 PMOS晶體管(PMOSl)的電流。類(lèi)似的本實(shí)施 例中，運(yùn)算放大器OP的正輸入端通過(guò)相串聯(lián)的可選電阻RO和R1、或者通過(guò)Rl與第一 PMOS 晶體管(PMOSl)的漏極連接，OP的正輸入端通過(guò)R2接地，OP的負(fù)輸入端與參考電壓1#連 接，OP的輸出端與第一 PMOS晶體管(PM0S 1)的柵極連接，第一 PMOS晶體管(PMOSl)的源 極與輸入電壓Vin連接，第一 PMOS晶體管(PMOSl)的漏極與寄生電阻連接，輸出電壓至 負(fù)載。第二 PMOS晶體管(PM0S2)的漏極通過(guò)第三PMOS晶體管(PM0S3)與第二 NMOS晶體 管(NM0S2)的源極連接，第一 NMOS晶體管(NMOSl)與第二 NMOS晶體管(NM0S2)構(gòu)成電流 鏡，第一 NMOS晶體管(NMOSl)的源極通過(guò)Rl與V。ut連接；其中，第二 PMOS晶體管(PM0S2) 的寬長(zhǎng)比為第一 PMOS晶體管(PMOSl)的寬長(zhǎng)比的K倍，因此流過(guò)第二 PMOS晶體管(PM0S2) 的漏源電流為流過(guò)第一 PMOS晶體管(PMOSl)漏源電流的K倍，由于流過(guò)第一 PMOS晶體管 (PMOSl)的漏源電流可以近似為I。ut，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為KXI。ut; 第一NMOS晶體管(NMOSl)的寬長(zhǎng)比為第二匪OS晶體管(NM0S2)的寬長(zhǎng)比的J倍，因此流過(guò) 第一 NMOS晶體管(NMOSl)的漏源電流是流過(guò)第二匪OS晶體管(NM0S2)漏源電流的J倍， 而流過(guò)第二 PMOS晶體管(PM0S2)的漏源電流等于流過(guò)第二 NMOS晶體管(NM0S2)的漏源電 流，因此流過(guò)第一 NMOS晶體管(NMOSl)的漏源電流為流過(guò)第一 PMOS晶體管(PMOSl)漏源 電流的 KX J 倍，為 KX JX I。ut，且 JXK = Rpar/Rl。
圖如中，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體管 (PMOSl)漏極電壓為…^※[(附+！^/！^+乂械+了父！^‘^附，預(yù)設(shè)置了父民=Rpar/Rl。因 此，通過(guò)Rl和第一 NMOS晶體管(NMOSl)提供的補(bǔ)償電流，第一 PMOS晶體管(PMOSl)的 漏極輸出的電壓值增加了 I。utXI p 。實(shí)際上由于寄生電阻艮 的影響，負(fù)載輸入端產(chǎn)生的 電壓降為I。utXI p ，所以升高的電壓等于艮 產(chǎn)生的電壓降抵消后，負(fù)載Rlrad輸入電壓為 VrefX [(Rl+R0)/R2]+V,ef，可見(jiàn)，通過(guò)引入補(bǔ)償電路后，減小了 對(duì)負(fù)載調(diào)整率的影響。
與圖如相比，圖4b減少了可選電阻R0，則當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻 影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為
VrefX (Rl/R2)+Vref+JXKXI0UtXRl,由于 JXK = Rpar/Rl，因此，增加補(bǔ)償電路后， 第一 PMOS晶體管(PMOSl)漏極電壓值增加了 I。utXI p 。而由于實(shí)際存在的寄生電阻 的影響，I P 產(chǎn)生的電壓降也為I。utXI p 。所以增加補(bǔ)償電路后，第一 PMOS晶體管(PMOSl) 漏極電壓升高的值等于產(chǎn)生的電壓降?？梢?jiàn)，此時(shí)負(fù)載Rltjad上的電壓為U (Rl/ R2)+V,ef，減少了 Iipa,對(duì)負(fù)載調(diào)整率的影響。
本發(fā)明實(shí)施例改善電源負(fù)載調(diào)整率的裝置，本發(fā)明實(shí)施例通過(guò)在電源芯片內(nèi)部增 加的電路來(lái)增加輸出電壓，以補(bǔ)償寄生電阻上產(chǎn)生的電壓降，從而能夠在不增加電源芯片 成本的同時(shí)提高電源的負(fù)載調(diào)整率。
如圖fe所示，本實(shí)施例提供一種電源電路，通過(guò)將補(bǔ)償電路連接在電壓輸出裝置 的輸入端，用于產(chǎn)生補(bǔ)償電壓。進(jìn)而將該補(bǔ)償電壓加載到電壓輸出裝置的輸入端上，進(jìn)一步 影響電壓輸出裝置的輸出端電壓。使得將補(bǔ)償電壓輸出裝置的輸出端增加的電壓，可以抵 消寄生電阻產(chǎn)生的壓降，進(jìn)而在負(fù)載接入端獲得的電壓等于或近似等于希望輸出的額定電 壓。
具體的，在本實(shí)施例電源電路中，電源電路包括電壓輸出裝置、連接電壓輸出裝 置和外界負(fù)載的等效寄生電阻和補(bǔ)償電路。其中，電壓輸出裝置由運(yùn)算放大器OP和第一 PMOS晶體管組成。運(yùn)算放大器OP包括正輸入端、負(fù)輸入端和輸出端；第一PMOS晶體管柵極 連接運(yùn)算放大器OP的輸出端，第一 PMOS晶體管源極連接電源電壓Vin，第一 PMOS晶體管漏 極通過(guò)一電阻Rl連接至運(yùn)算放大器OP正輸入端，并且運(yùn)算放大器OP正輸入端還通過(guò)一電 阻Rl接地。運(yùn)算放大器OP負(fù)輸入端接入?yún)⒖茧妷??？梢?jiàn)當(dāng)運(yùn)算放大器OP負(fù)輸入端電壓 增加一定值時(shí)，運(yùn)算放大器OP正輸入端電壓也會(huì)增加一定值，進(jìn)而使得第一 PMOS晶體管漏 極的輸出電壓提高一定值。本實(shí)施例中寄生電阻仍用I^pm表示。第一 PMOS晶體管(PMOSl) 的漏極經(jīng)過(guò)寄生電阻IU連接至負(fù)載RlMd，假設(shè)電源電路工作時(shí)，通過(guò)寄生電阻IU的電流 為 I0Ut °
補(bǔ)償電路則由第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、參考電壓 Vrefl提供裝置，第二運(yùn)算放大器0P2、及第三電阻R3、第四電阻R4、第五電阻R5組成。
第一PMOS 晶體管(PMOSl)、第二 PMOS 晶體管(PM0S2)、第一 NMOS 晶體管(NMOSl) 和第一 NMOS晶體管(NMOSl)均處于飽和區(qū)。第二 PMOS晶體管(PM0S2)與第一 PMOS晶體管 (PMOSl)構(gòu)成電流鏡。第二 PMOS晶體管(PM0S2)的源極接電源電壓Vin，第二 PMOS晶體管 (PM0S2)的柵極和第一 PMOS晶體管(PMOSl)的柵極連接。第二 PMOS晶體管(PM0S2)的漏 極分別與第一NMOS晶體管(NMOSl)的柵極、第二 NMOS晶體管(NM0S2)的源極和柵極三者連 接，第一 NMOS晶體管(NMOSl)的漏極和第二 NMOS晶體管(NM0S2)的漏極都接地，進(jìn)而第一 匪OS晶體管(NMOSl)與第二 NMOS晶體管(NM0S2)構(gòu)成電流鏡。第一 NMOS晶體管(NMOSl) 的源極通過(guò)第四電阻R4與第二運(yùn)算放大器0P2的輸出端連接。第二運(yùn)算放大器0P2的輸 出端輸出參考電壓Vref2至第二運(yùn)算放大器0P2的負(fù)輸入端；第一 NMOS晶體管(NMOSl)的源 極通過(guò)相串聯(lián)的第五電阻R5和第三電阻R3接地。0P2的負(fù)輸入端接入第五電阻R5和第三 電阻R3之間的中點(diǎn)，并通過(guò)第三電阻R3接地。0P2的輸出端與OP的負(fù)輸入端VMf2連接。
其中，第二 PMOS晶體管(PM0S2)的寬長(zhǎng)比為第一 PMOS晶體管(PMOSl)的寬長(zhǎng) 比的K倍，因此流過(guò)第二 PMOS晶體管(PM0S2)漏源電流為流過(guò)第一 PMOS晶體管(PMOSl) 漏源電流的K倍。因流經(jīng)寄生電阻民 的電流遠(yuǎn)大于流經(jīng)Rl的電流，所以第二 PMOS晶體 管(PM0S2)的漏源電流可近似等于流經(jīng)寄生電阻艮 的電流I。ut。流過(guò)第一 PMOS晶體管 (PMOSl)的漏源電流是I。ut，因此流過(guò)第二PMOS晶體管(PM0S2)的電流為KXI。ut ；第一NMOS 晶體管(NMOSl)的寬長(zhǎng)比為第二 NMOS晶體管(NM0S2)的寬長(zhǎng)比的J倍，因此流過(guò)第一 NMOS 晶體管(NMOSl)的漏源電流是流過(guò)第二 NMOS晶體管(NM0S2)漏源電流的J倍。而流經(jīng)寄 生電阻Rpm的電流遠(yuǎn)大于流經(jīng)Rl的電流，所以第二PMOS晶體管(PM0S2)的漏源電流可近似等于流經(jīng)寄生電阻艮 的電流I。ut。流過(guò)第二 NMOS晶體管(NM0S2)的電流，因此流過(guò)第一 NMOS 晶體管(NM0S 1)的電流為 KXJXI。ut。預(yù)設(shè) JXK = RpmX R2/[ (R1+R2) X R4]，其中， J、K為自然數(shù)，Rpar為寄生電阻阻值，Rl為第一電阻阻值，R2為第二電阻阻值，R4為第四電 阻阻值。假設(shè)工作時(shí)，第五電阻R5和第三電阻R3之間的中點(diǎn)電壓是Vref，且Vref = Vref2。
可見(jiàn)圖fe中，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體 管(PMOSl)漏極電壓為Vref2X [(Rl+R2)/R2]，其中，
Vref2 = Vrefl+VreflX (R4+R5)/R3+KXJXI。utXR4，因此，當(dāng)增加補(bǔ)償電路后，且未考 慮寄生電阻艮 影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為
(R1+R2) X (R3+R4+R5) XVrefl/(R2XR3) + (Rl+R2) XKX JX I。utXR4/R2。由于預(yù)設(shè) JXK = RparXR2/[ (R1+R2) XR4]，
因此，第一PMOS晶體管(PMOSl)漏極電壓增加了(R1+R2) XKX JX I。utXR4/R2，及 增加了 I。utXRpar。而考慮到寄生電阻Rpar的影響，即Rpar產(chǎn)生電壓降I。utXRpar。進(jìn)而第一 PMOS晶體管(PMOSl)漏極電壓通過(guò)補(bǔ)償電路提高的電壓值等于艮 產(chǎn)生的電壓降。兩者抵 消后，進(jìn)而負(fù)載Rltjad上的電壓為
(R1+R2) X (R3+R4+R5) X Vrefl/(R2 X R3)。可見(jiàn)在電源電路中，通過(guò)設(shè)置補(bǔ)償電路， 減小了 對(duì)負(fù)載調(diào)整率的影響。
可選的，補(bǔ)償電壓被加載到電壓輸出裝置的輸入端，補(bǔ)償電路可以只包括第四電 阻R4和補(bǔ)償電流產(chǎn)生電路(第二 PMOS晶體管、第一 NMOS晶體管、第二匪OS晶體管、參考 電壓Vrefl提供裝置，第二運(yùn)算放大器OP》，補(bǔ)償電流產(chǎn)生電路通過(guò)第四電阻R4與電壓輸出 裝置的輸入端連接。補(bǔ)償電流產(chǎn)生電路(第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS 晶體管、參考電壓提供裝置，第二運(yùn)算放大器0P》，用于產(chǎn)生與流經(jīng)寄生電阻的電流成 第三比例關(guān)系的補(bǔ)償電流，所述補(bǔ)償電流流經(jīng)第四電阻R4后產(chǎn)生所述補(bǔ)償電壓；根據(jù)預(yù)設(shè) 的寄生電阻和第四電阻R4的阻值的第四比例關(guān)系，使得電壓輸出裝置根據(jù)輸入的補(bǔ)償電 壓得到的輸出電壓大致等于寄生電阻兩端產(chǎn)生的電壓；在上述實(shí)施例中，預(yù)設(shè)的寄生電阻 和第四電阻R4的阻值比例關(guān)系為JXK = RparXR2/[(Rl+R2) XR4]，電壓輸出裝置根據(jù)補(bǔ) 償電壓得到的輸出電壓為KXJXI。utXR4。
與圖fe相比，圖恥減少了第五電阻R5，可見(jiàn)當(dāng)增加補(bǔ)償電路后，且未考慮寄生電 阻Rpm影響時(shí)，第一 PMOS晶體管(PMOSl)漏極電壓為VMf2X [(Rl+R2)/R2]，其中，VMf2 = Vrefl+Vrefl X (R4/R3) +KX JX I。ut X R4，因此，
Vout = (R1+R2) X (R3+R4) XVrefl/(R2XR3) + (R1+R2) XKXJXIoutXR4/R2。由于 JXK = RparXR2/[(Rl+R2) XR4]，同理，第一 PMOS晶體管(PMOSl)漏極電壓通過(guò)補(bǔ)償電路 提高的電壓值等于艮 產(chǎn)生的電壓降。在電源電路中，通過(guò)設(shè)置補(bǔ)償電路，減小了對(duì)負(fù) 載調(diào)整率的影響。
本發(fā)明實(shí)施例改善電源負(fù)載調(diào)整率的裝置，本發(fā)明實(shí)施例通過(guò)在電源芯片內(nèi)部增 加的電路來(lái)增加輸出電壓，以補(bǔ)償寄生電阻上產(chǎn)生的電壓降，從而能夠在不增加電源芯片 成本的同時(shí)提高電源的負(fù)載調(diào)整率。
如圖6a，本實(shí)施例提供一種電源電路，在本實(shí)施例中，第一 PMOS晶體管(PMOSl)和 第二 PMOS晶體管(PM0S》均處于飽和區(qū)。本電源電路中，通過(guò)將補(bǔ)償電路連接在電壓輸出 裝置的輸入端，用于產(chǎn)生補(bǔ)償電壓。進(jìn)而將該補(bǔ)償電壓加載到電壓輸出裝置的輸入端上，進(jìn)一步影響電壓輸出裝置的輸出端電壓。進(jìn)而減小& 對(duì)負(fù)載調(diào)整率的影響。具體的分析可 以參見(jiàn)圖3a。
如圖6a和圖6b所示，運(yùn)算放大器OP的正輸入端通過(guò)Rl與第一 PMOS晶體管 (PMOSl)的漏極連接，OP的正輸入端通過(guò)R2接地，OP的負(fù)輸入端與參考電壓V,efl連接，OP 的輸出端與第一 PMOS晶體管(PMOSl)的柵極連接，第一 PMOS晶體管(PMOSl)的源極與輸 入電壓Vin連接，第一 PMOS晶體管(PMOSl)的漏極與輸出電壓V。ut連接，V。ut通過(guò)寄生電阻 I^par輸出至負(fù)載；
第一 NMOS晶體管(NMOSl)的源極通過(guò)第四電阻R4與第二運(yùn)算放大器0P2的輸出 端連接，第一NMOS晶體管(NMOSl)的源極通過(guò)相串聯(lián)的第五電阻R5和第三電阻R3、或者通 過(guò)第三電阻R3接地，0P2的負(fù)輸入端通過(guò)第三電阻R3接地，0P2的輸出端與OP的負(fù)輸入端Vref2連接；
第二 PMOS晶體管(PM0S2)的漏極與PM0S5的源極連接，PM0S5的漏極與第二 NMOS 晶體管(NM0S2)的源極連接；第一PMOS晶體管(PMOSl)的漏極與第四PMOS晶體管(PM0S4) 的源極連接，第四PMOS晶體管(PM0S4)的漏極通過(guò)電流源接地；PM0S5的柵極與第四PMOS 晶體管(PM0S4)的柵極和漏極連接。從而，第四PMOS晶體管(PM0S4)與PM0S5構(gòu)成電流鏡， 確保了第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的漏端電壓大致相等，從而 使第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的柵、源、漏三端的電壓相同，保 證了第二 PMOS晶體管(PM0S2)可以鏡像第一 PMOS晶體管(PMOSl)的電流；
第二 PMOS晶體管(PM0S2)的漏極與第二 NMOS晶體管(NM0S2)的源極連接，第一 NMOS晶體管(NMOSl)與第二 NMOS晶體管(NM0S2)構(gòu)成電流鏡，第一 NMOS晶體管(NMOSl) 的源極通過(guò)Rl與V。ut連接；其中，第二 PMOS晶體管(PM0S2)的寬長(zhǎng)比為第一 PMOS晶體管 (PMOSl)的寬長(zhǎng)比的K倍，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為流過(guò)第一 PMOS晶 體管(PMOSl)電流的K倍，由于流過(guò)第一 PMOS晶體管(PMOSl)的電流是I。ut，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為KXI。ut ；第一 NMOS晶體管(NMOSl)的寬長(zhǎng)比為第二 NMOS晶 體管(NM0S2)的寬長(zhǎng)比的J倍，因此流過(guò)第一 NMOS晶體管(NMOSl)的電流是流過(guò)第二 NMOS 晶體管(NM0S2)電流的J倍，而流過(guò)第二 PMOS晶體管(PM0S2)的電流等于流過(guò)第二 NMOS 晶體管(NM0S2)的電流，因此流過(guò)第一 NMOS晶體管(NMOSl)的電流為流過(guò)第一 PMOS晶體 管(PMOSl)電流的1^了倍，為1(\了\1_，且了\1( = 1^\1 2/
。
如圖6a所示，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體 管(PMOSl)漏極電壓為Vre2X [(Rl+R2)/R2]，其中，
Vref2 = Vrefl+Vrefl X (R4+R5) /R3+KX JX Iout XR4，因此，
Vout = (R1+R2) X (R3+R4+R5) XVrefl/(R2XR3) + (Rl+R2) XKX JX I0UtXR4/R2,而 負(fù)載 Rlt5ad 上的電壓為 V。ut-I。utXRpar。由于 JXK = RparXR2/[(Rl+R2) XR4],因此，第一 PMOS晶體管(PMOSl)漏極電壓的值增加了 1_\艮 ，而艮 產(chǎn)生的電壓降為I。utXI p ，第 一 PMOS晶體管(PMOSl)漏極電壓升高的值等于& 產(chǎn)生的電壓降，負(fù)載I^。ad上的電壓為 (R1+R2) X (R3+R4+R5) XVrefl/(R2XR3)，可見(jiàn)，減小Rpm對(duì)負(fù)載調(diào)整率的影響。
如圖6b所示，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體 管(PMOSl)漏極電壓為Vref2X [(Rl+R2)/R2]，其中，
Vref2 = Vrefl+VreflX (R4/R3) +KXJXIoutXR4，因此，
Vout = (R1+R2) X (R3+R4) XVrefl/(R2XR3) + (Rl+R2) XKX JX I0UtXR4/R2,而負(fù) 載 Rlrad 上的電壓為 V。ut_I。ut X Rpar。由于 JXK = Rpar X R2/ [ (R1+R2) X R4]，因此，第一 PMOS 晶體管(PMOSl)漏極電壓的值增加了 I。utXI p ，而艮 產(chǎn)生的電壓降為I。utXI p 。第一 PMOS晶體管(PMOSl)漏極電壓升高的值等于& 產(chǎn)生的電壓降，負(fù)載I^。ad上的電壓為 (R1+R2) X (R3+R4) XV,efl/(R2XR3)，可見(jiàn)減小消除Rpa,對(duì)負(fù)載調(diào)整率的影響。
本發(fā)明實(shí)施例改善電源負(fù)載調(diào)整率的裝置，本發(fā)明實(shí)施例通過(guò)在電源芯片內(nèi)部增 加的電路來(lái)增加輸出電壓，以補(bǔ)償寄生電阻上產(chǎn)生的電壓降，從而能夠在不增加電源芯片 成本的同時(shí)提高電源的負(fù)載調(diào)整率。
如圖7a所示，本實(shí)施例提供一種電源電路，在本實(shí)施例中，第一 PMOS晶體管 (PMOSl)和第二 PMOS晶體管(PM0S2)均處于飽和區(qū)。運(yùn)算放大器OP的正輸入端通過(guò)Rl 與第一 PMOS晶體管(PMOSl)的漏極連接，OP的正輸入端通過(guò)R2接地，OP的負(fù)輸入端與參 考電壓Vrefl連接，OP的輸出端與第一 PMOS晶體管(PMOSl)的柵極連接，第一 PMOS晶體管 (PMOSl)的源極與輸入電壓Vin連接，第一 PMOS晶體管(PMOSl)的漏極通過(guò)寄生電阻艮 輸 出電壓至負(fù)載；
第一 NMOS晶體管(NMOSl)的源極通過(guò)第四電阻R4與第二運(yùn)算放大器0P2的輸出 端連接，第一NMOS晶體管(NMOSl)的源極通過(guò)相串聯(lián)的第五電阻R5和第三電阻R3、或者通 過(guò)第三電阻R3接地，0P2的負(fù)輸入端通過(guò)第三電阻R3接地，0P2的輸出端與OP的負(fù)輸入端Vref2連接；
第一 PMOS晶體管(PMOSl)漏極電壓與運(yùn)算放大器OPl的正輸入端連接，OPl的負(fù) 輸入端與第二 PMOS晶體管(PM0S2)的漏極以及第三PMOS晶體管(PM0S3)的源極連接，OPl 的輸出端與第三PMOS晶體管(PM0S3)的柵極連接，第三PMOS晶體管(PM0S3)的漏極與第 二匪OS晶體管(NM0S2)的源極連接。從而，OPl和第三PMOS晶體管(PM0S3)構(gòu)成負(fù)反饋 箝位電路，確保了第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的漏端電壓大致 相等，從而使第一 PMOS晶體管(PMOSl)和第二 PMOS晶體管(PM0S2)的柵、源、漏三端的電 壓相同，保證了第二 PMOS晶體管(PM0S2)可以鏡像第一 PMOS晶體管(PMOSl)的電流；
第二 PMOS晶體管(PM0S2)的漏極與第二 NMOS晶體管(NM0S2)的源極連接，第一 NMOS晶體管(NMOSl)與第二 NMOS晶體管(NM0S2)構(gòu)成電流鏡，第一 NMOS晶體管(NMOSl) 的源極通過(guò)Rl與V。ut連接；其中，第二 PMOS晶體管(PM0S2)的寬長(zhǎng)比為第一 PMOS晶體管 (PMOSl)的寬長(zhǎng)比的K倍，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為流過(guò)第一 PMOS晶 體管(PMOSl)電流的K倍，由于流過(guò)第一 PMOS晶體管(PMOSl)的電流是I。ut，因此流過(guò)第二 PMOS晶體管(PM0S2)的電流為KXI。ut ；第一 NMOS晶體管(NMOSl)的寬長(zhǎng)比為第二 NMOS晶 體管(NM0S2)的寬長(zhǎng)比的J倍，因此流過(guò)第一 NMOS晶體管(NMOSl)的電流是流過(guò)第二 NMOS 晶體管(NM0S2)電流的J倍，而流過(guò)第二 PMOS晶體管(PM0S2)的電流等于流過(guò)第二 NMOS 晶體管(NM0S2)的電流，因此流過(guò)第一 NMOS晶體管(NMOSl)的電流為流過(guò)第一 PMOS晶體 管(PMOSl)電流的1^了倍，為1(\了\1_，且了\1( = 1^\1 2/
。
如圖7a所示，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體 管(PMOSl)漏極電壓為Vref2X [(Rl+R2)/R2]，其中，
Vref2 = Vrefl+Vrefl X (R4+R5) /R3+KX JX Iout XR4，因此，
Vout = (R1+R2) X (R3+R4+R5) X Vrefl/(R2XR3) + (R1+R2) XKX JX I0UtXR4/R2,13而負(fù)載 Rlrad 上的電壓為 V。ut-I。utXRpar。由于 JXK = RparXR2/[(Rl+R2) XR4],因此，第 一 PMOS晶體管(PMOSl)漏極電壓增加了 IwtXRpar，而Rpar產(chǎn)生的電壓降為I。utXRpar，第 一 PMOS晶體管(PMOSl)漏極電壓升高的值等于& 產(chǎn)生的電壓降，負(fù)載I^。ad上的電壓為 (R1+R2) X (R3+R4+R5) X Vrefl/(R2 X R3)，從而可以減小Rpm對(duì)負(fù)載調(diào)整率的影響。
如圖7b所示，當(dāng)增加補(bǔ)償電路后，且未考慮寄生電阻影響時(shí)，第一 PMOS晶體 管(PMOSl)漏極電壓為Vref2X [(Rl+R2)/R2]，其中，
Vref2 = Vrefl+Vrefl X (R4/R3) +KX JX I。ut XR4，因此，
Vout = (R1+R2) X (R3+R4) XVrefl/(R2XR3) + (R1+R2) XKX JX I0UtXR4/R2,而 負(fù)載 Rlt5ad 上的電壓為 V。ut-I。utXRpar。由于 JXK = RparXR2/[(Rl+R2) XR4],因此，第一 PMOS晶體管(PMOSl)漏極電壓增加了 IwtXRpar，而Rpar產(chǎn)生的電壓降為I。utXRpar，第一 PMOS晶體管(PMOSl)漏極電壓升高的值等于& 產(chǎn)生的電壓降，負(fù)載I^。ad上的電壓為 (R1+R2) X (R3+R4) X Vrefl/(R2 X R3)，從而可以減小Rpm對(duì)負(fù)載調(diào)整率的影響。
本發(fā)明實(shí)施例改善電源負(fù)載調(diào)整率的裝置，本發(fā)明實(shí)施例通過(guò)在電源芯片內(nèi)部增 加的電路來(lái)增加輸出電壓，以補(bǔ)償寄生電阻上產(chǎn)生的電壓降，從而能夠在不增加電源芯片 成本的同時(shí)提高電源的負(fù)載調(diào)整率。
以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng) 涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種電源電路，其特征在于，包括電壓輸出裝置用于產(chǎn)生輸出電壓；寄生電阻，連接于所述電壓輸出裝置的輸出端和外界負(fù)載之間，所述寄生電阻的兩端 產(chǎn)生電壓降；補(bǔ)償電路，與所述電壓輸出裝置的輸出端相連，用于產(chǎn)生補(bǔ)償電壓，所述補(bǔ)償電壓加載 到所述電壓輸出裝置上，以抵消所述寄生電阻產(chǎn)生的電壓降，使得在所述負(fù)載接入端獲得 的電壓和所述電壓輸出裝置產(chǎn)生的輸出電壓大致相等。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述補(bǔ)償電路包括第一電阻和補(bǔ)償電流 產(chǎn)生電路，所述第一電阻連接于所述電壓輸出裝置的輸出端與所述補(bǔ)償電流產(chǎn)生電路之 間，其中所述補(bǔ)償電流產(chǎn)生電路，用于產(chǎn)生與流經(jīng)所述寄生電阻的電流成第一比例關(guān)系的 補(bǔ)償電流，所述補(bǔ)償電流流經(jīng)所述第一電阻后產(chǎn)生所述補(bǔ)償電壓；根據(jù)所述寄生電阻和第 一電阻的阻值間的第二比例關(guān)系，使得所述補(bǔ)償電壓大致等于所述寄生電阻兩端產(chǎn)生的電 壓。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述電壓輸出裝置包括參考電壓提供裝置、運(yùn)算放大器OP和第一 PMOS晶體管；其 中所述運(yùn)算放大器OP具有正輸入端、負(fù)輸入端和輸出端，第一 PMOS晶體管的源極連接電 源電壓；第一 PMOS晶體管的柵極與運(yùn)算放大器OP的輸出端連接；第一 PMOS晶體管的漏極 提供所述電壓輸出裝置的輸出電壓；運(yùn)算放大器OP的負(fù)輸入端與參考電壓提供裝置連接，以接受參考電壓；運(yùn)算放大器OP 的正輸入端與第一 PMOS晶體管的漏極之間串聯(lián)連接第一電阻；運(yùn)算放大器OP的正輸入端 還通過(guò)第二電阻接公共地端，運(yùn)算放大器OP的輸出端與第一 PMOS晶體管的柵極連接，第一 PMOS晶體管的源極接收輸入的電源電壓。第一 PMOS晶體管的漏極通過(guò)寄生電阻與外界負(fù) 載連接，進(jìn)而給負(fù)載提供輸出電流。
4.根據(jù)權(quán)利要求3所述的電路，其特征在于，所述補(bǔ)償電流產(chǎn)生電路包括第二PMOS 晶體管、第一 NMOS晶體管和第二 NMOS晶體管；第二 PMOS晶體管的柵極與第一 PMOS晶體管的柵極連接，第二 PMOS晶體管的源極與第 一 PMOS晶體管的源極連接，第二 PMOS晶體管的漏極與第二 NMOS晶體管的源極連接；第一 NMOS晶體管的源極通過(guò)第一電阻Rl與第一 PMOS晶體管的漏極連接；第一 NMOS 晶體管的漏極接地；第一 NMOS晶體管的柵極與第二 NMOS晶體管的柵極連接，第二 NMOS晶 體管的漏極也接地，其中，第二 PMOS晶體管的寬長(zhǎng)比為第一 PMOS晶體管的寬長(zhǎng)比的K倍， 第一 NMOS晶體管的寬長(zhǎng)比為第二 NMOS晶體管的寬長(zhǎng)比的J倍，其中，JXK = Rpar/Rl, J、K 為自然數(shù)，Rpar為寄生電阻阻值，Rl為第一電阻阻值。
5.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述補(bǔ)償電壓被加載到電壓輸出裝置的 輸入端，補(bǔ)償電路包括第四電阻和補(bǔ)償電流產(chǎn)生電路，所述補(bǔ)償電流產(chǎn)生電路通過(guò)第四電 阻與所述電壓輸出裝置的輸入端連接，其中所述補(bǔ)償電流產(chǎn)生電路，用于產(chǎn)生與流經(jīng)寄生電阻的電流成第三比例關(guān)系的補(bǔ)償電 流，所述補(bǔ)償電流流經(jīng)第四電阻后產(chǎn)生所述補(bǔ)償電壓；根據(jù)所述寄生電阻和第四電阻的阻 值間的第四比例關(guān)系，使得電壓輸出裝置根據(jù)輸入的補(bǔ)償電壓得到的輸出電壓大致等于寄 生電阻兩端產(chǎn)生的電壓。
6.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述補(bǔ)償電流產(chǎn)生電路包括第二 PMOS晶 體管、第一 NMOS晶體管、第二 NMOS晶體管、參考電壓提供裝置，第二運(yùn)算放大器；所述補(bǔ)償 電路進(jìn)一步包括第三電阻和第五電阻；第二 PMOS晶體管的源極接電源電壓，第二 PMOS晶體管的柵極和第一 PMOS晶體管的柵 極連接；第二 PMOS晶體管的漏極分別與第一 NMOS晶體管的柵極、第二 NMOS晶體管的源極 和柵極三者連接，第一 NMOS晶體管的漏極和第二 NMOS晶體管的漏極都接地；第一 NMOS晶 體管的源極通過(guò)第四電阻與第二運(yùn)算放大器的輸出端連接；第一 NMOS晶體管的源極通過(guò)相串聯(lián)的第五電阻和第三電阻接地，第二運(yùn)算放大器的 負(fù)輸入端接入第五電阻和第三電阻之間，并通過(guò)第三電阻接地；第二運(yùn)算放大器的輸入端 接收參考電壓提供裝置提供的參考電壓，第二運(yùn)算放大器的輸出端與第一運(yùn)算放大器的負(fù) 輸入端連接；第二 PMOS晶體管的寬長(zhǎng)比為第一 PMOS晶體管的寬長(zhǎng)比的K倍；第一 NMOS晶體管的寬 長(zhǎng)比為第二 NMOS晶體管的寬長(zhǎng)比的J倍；其中，JXK = RparXR2/[ (R1+R2) XR4]，J、K為自然數(shù)，Rpar為寄生電阻阻值，Rl為第一 電阻阻值，R2為第二電阻阻值，R4為第四電阻阻值。
全文摘要
本發(fā)明實(shí)施例公開(kāi)了一種電源電路，包括電壓輸出裝置用于產(chǎn)生輸出電壓；寄生電阻，連接于所述電壓輸出裝置的輸出端和外界負(fù)載之間，所述寄生電阻的兩端產(chǎn)生電壓降；補(bǔ)償電路，與所述電壓輸出裝置的輸出端相連，用于產(chǎn)生補(bǔ)償電壓，所述補(bǔ)償電壓加載到所述電壓輸出裝置上，以抵消所述寄生電阻產(chǎn)生的電壓降，使得在所述負(fù)載接入端獲得的電壓和所述電壓輸出裝置產(chǎn)生的輸出電壓大致相等，適用于改善電源的負(fù)載調(diào)整率。
文檔編號(hào)G05F1/56GK102033561SQ20101054036
公開(kāi)日2011年4月27日 申請(qǐng)日期2010年11月11日 優(yōu)先權(quán)日2010年11月11日
發(fā)明者宋偉, 陳亮 申請(qǐng)人:華為技術(shù)有限公司